JPH0786826B2 - 整数除算回路 - Google Patents
整数除算回路Info
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- JPH0786826B2 JPH0786826B2 JP63181018A JP18101888A JPH0786826B2 JP H0786826 B2 JPH0786826 B2 JP H0786826B2 JP 63181018 A JP63181018 A JP 63181018A JP 18101888 A JP18101888 A JP 18101888A JP H0786826 B2 JPH0786826 B2 JP H0786826B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
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- G06F7/499—Denomination or exception handling, e.g. rounding or overflow
- G06F7/49905—Exception handling
- G06F7/4991—Overflow or underflow
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は整数除算回路に関し、特に情報処理装置等にお
いて引き戻し法により除算を行う整数除算回路に関す
る。
いて引き戻し法により除算を行う整数除算回路に関す
る。
従来のこの種の整数除算回路について図面を参照して説
明する。
明する。
第３図は従来の整数除算回路を含む中央処理装置の一例
を示すブロック図である。
を示すブロック図である。
31は主記憶インターフェース部であり、命令フェッチと
オペランドのリード／ライトを行う。
オペランドのリード／ライトを行う。
32は命令デコード部であり、命令のデコードを行う。
33は実行制御部であり、命令デコード部32のデコード結
果をもとに命令実行部34を制御する。
果をもとに命令実行部34を制御する。
34は命令実行部でありレジスタ、ALU等を含み整数除算
演算等を実行する。
演算等を実行する。
第４図は第３図に示された命令実行部34の整数除算回路
の一例を示すブロック図である。
の一例を示すブロック図である。
データ処理はｎビット長で行われ、ALU2、作業用レジス
タ群１、内部データバス３、ソース側ALUオペランドバ
スSOB、デスティネーション側ALUオペランドバスDOB、
及びALU出力バスAOBはすべてｎビットの幅を持つ。
タ群１、内部データバス３、ソース側ALUオペランドバ
スSOB、デスティネーション側ALUオペランドバスDOB、
及びALU出力バスAOBはすべてｎビットの幅を持つ。
負数のデータはｎビット長の２の補数表現によって表さ
れる。また整数除算は、商の符号が被除数の符号ビット
の値と除数の符号ビットの値との排他的論理和の値で表
わされ、剰余の符号が被除数に一致するように演算を行
う。
れる。また整数除算は、商の符号が被除数の符号ビット
の値と除数の符号ビットの値との排他的論理和の値で表
わされ、剰余の符号が被除数に一致するように演算を行
う。
第１表に８ビット長の数値についての整数除算を行った
ときの商と剰余の例を示す。
ときの商と剰余の例を示す。
除算は引き戻し法を用いて行われる。引き戻し法につい
ては文献「マイクロプログラミング」（萩原宏著，産業
図書,1977年４月）に述べられている。
ては文献「マイクロプログラミング」（萩原宏著，産業
図書,1977年４月）に述べられている。
次に、第４図を参照しながらｎビット長の被除数と除数
からｎビット長の商を得る整数除算の手順について説明
する。
からｎビット長の商を得る整数除算の手順について説明
する。
引き戻し法では、正の整数に対する除算が行われるた
め、前処理と後処理が必要となる。
め、前処理と後処理が必要となる。
前処理では作業用レジスタ群１内の被除数と除数とをそ
れぞれソース側ALUオペランドバスSOBとデスティネーシ
ョン側ALUオペランドバスDOBに読み出す。それぞれの符
号ビットの値が符号保持部４の排他的論理和ゲートG1へ
入力され、その出力が商符号ラッチ41に保持される。
れぞれソース側ALUオペランドバスSOBとデスティネーシ
ョン側ALUオペランドバスDOBに読み出す。それぞれの符
号ビットの値が符号保持部４の排他的論理和ゲートG1へ
入力され、その出力が商符号ラッチ41に保持される。
その後、被除数と除数とをALU2でそれぞれ絶対値とし、
作業用レジスタ群１に格納して前処理が終る。
作業用レジスタ群１に格納して前処理が終る。
これら被除数と除数の絶対値は、ALU2,内部データバス
３及び作業用レジスタ群１を用いて引き戻し法により除
算され、正の整数の商が得られる。
３及び作業用レジスタ群１を用いて引き戻し法により除
算され、正の整数の商が得られる。
後処理では、正の整数の商に対して、商符号ラッチ41に
保持されている値が“1"ならばALU2により２の補数演算
を行い、また“0"ならば正の整数の商をそのまま出力
し、ALU出力バスAOBに整数の商を得る。
保持されている値が“1"ならばALU2により２の補数演算
を行い、また“0"ならば正の整数の商をそのまま出力
し、ALU出力バスAOBに整数の商を得る。
この整数除算において、オーバーフローが発生するのは
被除数が負の最大数で除数が“−1"の場合である。
被除数が負の最大数で除数が“−1"の場合である。
例えば、８ビット長の２進数の場合には、負の最大数で
ある“−27"を“−1"で除算した場合の商は“27"とな
り、８ビット長で表現できる数の範囲“−27"〜“27−
1"を越えるためオーバーフローが発生する。
ある“−27"を“−1"で除算した場合の商は“27"とな
り、８ビット長で表現できる数の範囲“−27"〜“27−
1"を越えるためオーバーフローが発生する。
従来はこのオーバーフローを検出するために、前処理に
入る前に被除数が負の最大数であり、かつ除数が“−1"
であることをALUで判定してオーバーフロー検出信号V
OVF′を出力していた。
入る前に被除数が負の最大数であり、かつ除数が“−1"
であることをALUで判定してオーバーフロー検出信号V
OVF′を出力していた。
上述した従来の整数除算回路は、オーバーフローを検出
するのに、被除数と除数とがそれぞれ負の最大数と“−
1"とであるかどうかをALUで判定する構成となっている
ので、除算の実行速度が遅くなるという欠点がある。
するのに、被除数と除数とがそれぞれ負の最大数と“−
1"とであるかどうかをALUで判定する構成となっている
ので、除算の実行速度が遅くなるという欠点がある。
本発明の目的は、除算の実行速度を上げることができる
整数除算回路を提供することにある。
整数除算回路を提供することにある。
本発明の整数除算回路は、被除数及び除数の各符号ビッ
トの値に対し排他的論理和演算を行いその結果を保持す
る商符号保持部と、前記被除数及び除数のそれぞれの絶
対値をとりその値を格納する手段と、前記被除数及び除
数の各絶対値から商を求めその値を保持する手段と、前
記被除数及び除数の絶対値の商に対し前記商符号保持部
に保持されている値により符号補正する手段と、この符
号補正された商の符号ビットの値と前記商符号保持部に
保持されている値との排他的論理和演算を行い出力する
オーバーフロー検出部とを有している。
トの値に対し排他的論理和演算を行いその結果を保持す
る商符号保持部と、前記被除数及び除数のそれぞれの絶
対値をとりその値を格納する手段と、前記被除数及び除
数の各絶対値から商を求めその値を保持する手段と、前
記被除数及び除数の絶対値の商に対し前記商符号保持部
に保持されている値により符号補正する手段と、この符
号補正された商の符号ビットの値と前記商符号保持部に
保持されている値との排他的論理和演算を行い出力する
オーバーフロー検出部とを有している。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１の実施例を示すブロック図であ
る。
る。
作業用レジスタ群１は複数のレジスタを備え、内部デー
タバス３に伝達されたデータを入力バスIBを介して入力
し所定のレジスタに保持すると共に、読み出したデータ
をソース側ALUオペランドバスSOB及びデスティネーショ
ン側ALUオペランドバスDOBへ出力する。
タバス３に伝達されたデータを入力バスIBを介して入力
し所定のレジスタに保持すると共に、読み出したデータ
をソース側ALUオペランドバスSOB及びデスティネーショ
ン側ALUオペランドバスDOBへ出力する。
ALU2は、ソース側ALUオペランドバスSOB及びデスティネ
ーション側ALUオペランドバスDOSからのデータに対して
所定の演算処理を行い、その結果をALU出力バスAOBを介
して内部データバス３へ伝達する。
ーション側ALUオペランドバスDOSからのデータに対して
所定の演算処理を行い、その結果をALU出力バスAOBを介
して内部データバス３へ伝達する。
ここで、内部データバス３に伝達された被除数及び除数
は、まず作業用レジスタ群１に格納される。
は、まず作業用レジスタ群１に格納される。
作業用レジスタ群１に格納された被除数及び除数はそれ
ぞれソース側ALUオペランドバスSOB及びデスティネーシ
ョン側ALUオペランドバスDOSに読み出され、読み出され
た被除数及び除数の各符号ビットが商符号保持部４へ入
力される。
ぞれソース側ALUオペランドバスSOB及びデスティネーシ
ョン側ALUオペランドバスDOSに読み出され、読み出され
た被除数及び除数の各符号ビットが商符号保持部４へ入
力される。
商符号保持部４は排他的論理和ゲートG1と商符号ラッチ
41とを備え、被除数及び除数の各符号ビットの値に対し
排他的論理和演算を行い、その値を商符号ラッチ41で保
持する。
41とを備え、被除数及び除数の各符号ビットの値に対し
排他的論理和演算を行い、その値を商符号ラッチ41で保
持する。
ALU2は、読み出された被除数及び除数の絶対値処理を行
い、これら被除数及び除数の絶対値は内部データバス３
及び入力バスIBを介して作業用レジスタ群１に格納され
る。
い、これら被除数及び除数の絶対値は内部データバス３
及び入力バスIBを介して作業用レジスタ群１に格納され
る。
次に、作業用レジスタ群1,ALU2及び内部データバス３等
を用いて、引き戻し法により被除数及び除数の絶対値か
ら商を求めてその値を保持する。
を用いて、引き戻し法により被除数及び除数の絶対値か
ら商を求めてその値を保持する。
ALU2は、被除数及び除数の絶対値の商に対し、商符号保
持部４に保持されている値に従って符号補正を行いALU
出力バスAOBに出力する。
持部４に保持されている値に従って符号補正を行いALU
出力バスAOBに出力する。
オーバーフロー検出部５を排他的論理和ゲートG2を備
え、商符号保持部４に保持されている値と、ALU出力バ
スAOBに出力された符号補正された商の符号ビットの値
との排他的論理和演算を行い出力する（SOVF）。
え、商符号保持部４に保持されている値と、ALU出力バ
スAOBに出力された符号補正された商の符号ビットの値
との排他的論理和演算を行い出力する（SOVF）。
次に、データ長８ビットのときにオーバーフローが検出
される例について説明する。
される例について説明する。
オーバーフローとなるのは被除数が負の最大数、すなわ
ち“10000000"であり、かつ除数が“−1"、すなわち“1
1111111"のときである。
ち“10000000"であり、かつ除数が“−1"、すなわち“1
1111111"のときである。
除算実行開始時に被除数及び除数の符号ビットの値の排
他的論理和の値“0"が商符号ラッチ41に保持される。
他的論理和の値“0"が商符号ラッチ41に保持される。
また被除数及び除数の絶対値を用いて引き戻し法により
除算が行われ、正の商の値“10000000"が計算される。
除算が行われ、正の商の値“10000000"が計算される。
次に、商符号ラッチ41の値が“0"であるため、ALU2を経
て正の商の値がそのまま整数除算の商としてALU出力バ
スAOBに出力される。
て正の商の値がそのまま整数除算の商としてALU出力バ
スAOBに出力される。
このALU出力バスAOBに出力された商の符号ビットは“1"
であり、一方商符号ラッチ41の値は“0"であるため、オ
ーバーフロー検出部５から出力される信号SOVFは“1"と
なりオーバーフローが検出される。
であり、一方商符号ラッチ41の値は“0"であるため、オ
ーバーフロー検出部５から出力される信号SOVFは“1"と
なりオーバーフローが検出される。
第２図は本発明の第２の実施例を示すブロック図であ
る。
る。
この第２の実施例は、2nビット長の被除数をｎビット長
の除数にて整数除算し、ｎビット長の商を得る場合に対
して本発明を適用したものである。
の除数にて整数除算し、ｎビット長の商を得る場合に対
して本発明を適用したものである。
被除数がｎビット長の場合も整数除算の手順及び回路は
第１の実施例とほぼ同様である。
第１の実施例とほぼ同様である。
被除数の符号ビットの値と除数の符号ビットの値との排
他的論理和を商符号ラッチ41に設定する場合には、2nビ
ット長の被除数のうちの上位ｎビットをソース側ALUオ
ペランドバスSOBに読み出す。また2nビット長の被除数
をｎビット長の除数により除算するように引き戻し法を
適用する。
他的論理和を商符号ラッチ41に設定する場合には、2nビ
ット長の被除数のうちの上位ｎビットをソース側ALUオ
ペランドバスSOBに読み出す。また2nビット長の被除数
をｎビット長の除数により除算するように引き戻し法を
適用する。
被除数が2nビット長の場合には、オーバーフローが発生
する場合を２つに大別することができる。
する場合を２つに大別することができる。
オーバーフローが発生する第１の場合について、ｎ＝８
としたときの例を第２表に示す。
としたときの例を第２表に示す。
第２表より明らかなように商がｎビット長で表現できな
いためオーバーフローとなる。
いためオーバーフローとなる。
従ってこの第１の場合のオーバーフローの検出は、引き
戻し法を適用する直前に2nビット長の被除数の上位ｎビ
ット分の絶対値とｎビット長の除数をALU2にて比較する
ことにより検出できる。すなわち被除数の上位ｎビット
長分の絶対値の方が除数の絶対値より大きいか等しけれ
ばオーバーフローとなり、ALU2からオーバーフロー検出
信号SOVF2が出力される。
戻し法を適用する直前に2nビット長の被除数の上位ｎビ
ット分の絶対値とｎビット長の除数をALU2にて比較する
ことにより検出できる。すなわち被除数の上位ｎビット
長分の絶対値の方が除数の絶対値より大きいか等しけれ
ばオーバーフローとなり、ALU2からオーバーフロー検出
信号SOVF2が出力される。
オーバーフローが発生する第２の場合について、同様に
ｎ＝８としたときの例を第３表に示す。
ｎ＝８としたときの例を第３表に示す。
第３表の場合には商がちょうどｎビット長となるが負の
数の表現となってしまうためオーバーフローとなる。
数の表現となってしまうためオーバーフローとなる。
この第２の場合のオーバーフローの検出は本発明による
オーバーフロー検出回路５を用いて容易に行うことがで
きる。すなわち被除数の符号ビットの値と除数の符号ビ
ットの値との排他的論理和の値が符号補正された商の符
号ビットの値と一致しているかどうかによってオーバー
フローが判定できる。
オーバーフロー検出回路５を用いて容易に行うことがで
きる。すなわち被除数の符号ビットの値と除数の符号ビ
ットの値との排他的論理和の値が符号補正された商の符
号ビットの値と一致しているかどうかによってオーバー
フローが判定できる。
この実施例のように被除数が2nビット長となった場合で
も、作業用レジスタ群1,ALU2,商符号保持部４及びオー
バーフロー検出部５は第１の実施例と同一の回路を用い
ることができ、オーバーフローが発生する第１の場合の
オーバーフローの検出もこれらにより行うことができる
という利点がある。
も、作業用レジスタ群1,ALU2,商符号保持部４及びオー
バーフロー検出部５は第１の実施例と同一の回路を用い
ることができ、オーバーフローが発生する第１の場合の
オーバーフローの検出もこれらにより行うことができる
という利点がある。
以上説明したように本発明は、商符号ビットの値と符号
補正された商の符号ビットの値との排他的論理和により
オーバーフローを検出する構成とすることにより、オー
バーフロー検出のために従来必要としていた被除数が負
の最大数でかつ除数が“−1"であるかどうかのALUでの
判定処理を削除することができるので、除算の実行速度
を上げることができる効果がある。
補正された商の符号ビットの値との排他的論理和により
オーバーフローを検出する構成とすることにより、オー
バーフロー検出のために従来必要としていた被除数が負
の最大数でかつ除数が“−1"であるかどうかのALUでの
判定処理を削除することができるので、除算の実行速度
を上げることができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示すブロック図、第３図は従来の整数除算回路を
含む中央処理装置の一例を示すブロック図、第４図は従
来の整数除算回路の一例を示すブロック図である。 １……作業用レジスタ群、２……ALU、３……内部デー
タバス、４……商符号保持部、５……オーバーフロー検
出部、31……主記憶インタフェース部、32……命令デコ
ーダ部、33……実行制御部、34……命令実行部、41……
商符号ラッチ、G1,G2……排他的論理和ゲート。
施例を示すブロック図、第３図は従来の整数除算回路を
含む中央処理装置の一例を示すブロック図、第４図は従
来の整数除算回路の一例を示すブロック図である。 １……作業用レジスタ群、２……ALU、３……内部デー
タバス、４……商符号保持部、５……オーバーフロー検
出部、31……主記憶インタフェース部、32……命令デコ
ーダ部、33……実行制御部、34……命令実行部、41……
商符号ラッチ、G1,G2……排他的論理和ゲート。
Claims (1)
- 【請求項１】被除数及び除数の各符号ビットの値に対し
排他的論理和演算を行いその結果を保持する商符号保持
部と、前記被除数及び除数のそれぞれの絶対値をとりそ
の値を格納する手段と、前記被除数及び除数の各絶対値
から商を求めその値を保持する手段と、前記被除数及び
除数の絶対値の商に対し前記商符号保持部に保持されて
いる値により符号補正する手段と、この符号補正された
商の符号ビットの値と前記商符号保持部に保持されてい
る値との排他的論理和演算を行い出力するオーバーフロ
ー検出部とを有することを特徴とする整数除算回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181018A JPH0786826B2 (ja) | 1988-07-19 | 1988-07-19 | 整数除算回路 |
| US07/381,077 US4992969A (en) | 1988-07-19 | 1989-07-18 | Integer division circuit provided with a overflow detector circuit |
| EP89113268A EP0351829B1 (en) | 1988-07-19 | 1989-07-19 | Integer division circuit provided with a overflow detection circuit |
| DE68927652T DE68927652T2 (de) | 1988-07-19 | 1989-07-19 | Dividierschaltung für ganze Zahlen, versehen mit einer Überlaufdetektionsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63181018A JPH0786826B2 (ja) | 1988-07-19 | 1988-07-19 | 整数除算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0228830A JPH0228830A (ja) | 1990-01-30 |
| JPH0786826B2 true JPH0786826B2 (ja) | 1995-09-20 |
Family
ID=16093317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63181018A Expired - Fee Related JPH0786826B2 (ja) | 1988-07-19 | 1988-07-19 | 整数除算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4992969A (ja) |
| EP (1) | EP0351829B1 (ja) |
| JP (1) | JPH0786826B2 (ja) |
| DE (1) | DE68927652T2 (ja) |
Families Citing this family (15)
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| FR2827683B1 (fr) * | 2001-07-17 | 2005-03-18 | St Microelectronics Sa | Procede de division de valeurs numeriques |
| DE10219164B4 (de) * | 2002-04-29 | 2004-12-02 | Infineon Technologies Ag | Vorrichtung und Verfahren zum Berechnen eines ganzzahligen Quotienten |
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| US20110126335A1 (en) * | 2009-12-01 | 2011-06-02 | Gregory Russell Schultz | Staple Fiber Conductive Fabric |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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