JP3123545B2 - データ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＰＵやマイクロ
プロセッサなどと称されるデータ処理装置に関するもの
である。

【０００２】

【従来の技術】従来のデータ処理装置には、演算命令の
演算対象として、データを格納するメモリだけを用いる
ように構成されたものがある。この種のデータ処理装置
では、演算内容を示すオペレーションコード、および演
算対象となるメモリを示すための２つのオペランドアド
レス（すなわち、例えばソースオペランドアドレスとデ
ィスティネーションオペランドアドレス）から成るイン
ストラクションに基づいて、所定の演算が行われるよう
になっている。

【０００３】また、アキュムレータと称されるレジス
タ、およびその他のレジスタを備え、主な演算の対象と
して上記アキュムレータが含まれるように構成されたデ
ータ処理装置も用いられている。この種のデータ処理装
置では、演算内容を示すオペレーションコード、および
アキュムレータ以外の演算対象となるレジスタを示す１
つのレジスタ指定コードから成るインストラクションに
基づいて、所定の演算が行われるようになっている。

【０００４】また、任意の組み合わせで演算対象となり
得る汎用レジスタを備え、演算内容を示すオペレーショ
ンコード、および演算対象となるレジスタを示す２つの
レジスタ指定コードから成るインストラクションに基づ
いて、所定の演算を行うように構成されたものも用いら
れている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記メ
モリだけを演算対象として用いるデータ処理装置では、
インストラクションが２つのオペランドアドレスの設定
されるオペランドフィールドを必要とするため、命令語
長が長く、したがってプログラムサイズが大きくなりが
ちである。

【０００６】また、アキュムレータを備えたデータ処理
装置では、インストラクションが、オペランドアドレス
よりもビット長の短い１つのレジスタ指定コードが設定
されるレジスタフィールドしか必要としないので、命令
語長は短いものの、主な演算はアキュムレータを対象と
して行われるために、アキュムレータと他のレジスタま
たはメモリとの間の転送を頻繁に行う必要があり、命令
数が多くなってやはりプログラムサイズが大きくなりが
ちであるうえ、処理速度も低下しがちである。

【０００７】一方、汎用レジスタを備えたデータ処理装
置では、汎用レジスタを任意の組み合わせで演算対象と
することができるので命令数を比較的小さく抑えること
ができ、また、オペランドアドレスよりもビット長の短
いレジスタ指定コードを用いるため、命令語長も比較的
短い。しかしながら、このようなデータ処理装置でも、
以下に示すように、短い命令語長で、しかも多くの種類
の演算を行えるようにして命令数を少なく抑え得るよう
に構成することは困難であるという問題点を有してい
る。

【０００８】すなわち、例えば８本の汎用レジスタが備
えられている場合、１つのレジスタを特定するためのレ
ジスタ指定コードのビット長は３ビットとなり、インス
トラクションは合計６ビットのレジスタフィールドを必
要とする。

【０００９】この場合、例えば命令語長を８ビットにす
ることは、インストラクションが最大でも４種類しか用
いられないことになるので実用的ではなく、実際上は命
令語長を１６ビットにする必要がある。したがって、命
令語長を短くするとともに、多くの種類の演算を行える
ようにすることは困難である。

【００１０】本発明は上記の点に鑑み、短い命令語長で
多くの種類の演算を実行させ得るようにして、プログラ
ムサイズを小さく抑えることができるデータ処理装置の
提供を目的としている。

【００１１】

【課題を解決するための手段】上記目的を達成するた
め、本発明に係るデータ処理装置は、８ビットのインス
トラクションに基づいてデータ処理を行うデータ処理装
置であって、前記インストラクションは、転送と演算と
を含む複数のオペレーションの内の１つを指定する領域
と、ソースオペランドの特定のために、複数のレジスタ
の内の１つを指定する領域と、デスティネーションオペ
ランドの特定のために、複数のレジスタの内の１つを指
定する領域とからなり、前記３つの領域のインストラク
ション中の位置が、複数のインストラクションにおいて
普遍的であることを特徴としている。また上記目的を達
成するため、本発明に係るデータ処理装置は、４ビット
のオペレーションコードと、２つの２ビットのレジスタ
指定コードとを含んで成るインストラクションに基づい
てデータ処理を行うように構成されたことを特徴として
いる。また上記目的を達成するため、本発明に係るデー
タ処理装置は、命令読出し手段と、前記命令読出し手段
により読出された命令を解読する命令解読手段と、４本
のレジスタからなるレジスタセットを含み、前記命令解
読手段の解読結果に基づいた処理を行う命令実行手段と
を備え、前記レジスタセットの内の、命令中の２ビット
のレジスタ指定コードにより特定される１つのレジスタ
によって、第一のオペランドが直接または間接に指定さ
れ、前記レジスタセットの内の、命令中の他の２ビット
のレジスタ指定コードにより特定される１つのレジスタ
によって、第二のオペランドが直接または間接に指定さ
れ、命令中の４ビットのオペレーションコードによっ
て、前記命令実行手段における処理の内容が指定される
ことを特徴としている。また上記目的を達成するため、
本発明に係るデータ処理装置は、命令読出し手段と、前
記命令読出し手段により読出された命令を解読する命令
解読手段と、４本のレジスタからなるレジスタセットを
複数含み、前記命令解読手段の解読結果に基づいた処理
を行う命令実行手段とを備え、いずれか１つの選択され
た前記レジスタセットの内の、命令中の２ビットのレジ
スタ指定コードにより特定される １つのレジスタによっ
て、第一のオペランドが直接または間接に指定され、い
ずれか１つの選択された前記レジスタセットの内の、命
令中の他の２ビットのレジスタ指定コードにより特定さ
れる１つのレジスタによって、第二のオペランドが直接
または間接に指定され、命令中の４ビットのオペレーシ
ョンコードによって、前記第一のオペランドおよび前記
第二のオペランドに関するレジスタセットの選択と前記
命令実行手段における処理の内容とが指定されることを
特徴としている。また上記目的を達成するため、本発明
に係るデータ処理装置は、命令読出し手段と、前記命令
読出し手段により読出された命令を解読する命令解読手
段と、４本のレジスタからなるレジスタセットを含み、
前記命令解読手段の解読結果に基づいた処理を行う命令
実行手段とを備え、前記処理は、前記レジスタセットの
内の、命令中の２ビットのレジスタ指定コードにより特
定される１つのレジスタか、または該レジスタの値によ
って指定される領域を第一のオペランドとして、前記レ
ジスタセットの内の、命令中の他の２ビットのレジスタ
指定コードにより特定される１つのレジスタか、または
該レジスタの値によって指定される領域を第二のオペラ
ンドとして行われ、前記処理の内容は、命令中の４ビッ
トのオペレーションコードにより特定されることを特徴
としている。また上記目的を達成するため、本発明に係
るデータ処理装置は、命令読出し手段と、前記命令読出
し手段により読出された命令を解読する命令解読手段
と、４本のレジスタからなるレジスタセットを複数含
み、前記命令解読手段の解読結果に基づいた処理を行う
命令実行手段とを備え、前記処理は、いずれか１つの選
択された前記レジスタセットの内の、命令中の２ビット
のレジスタ指定コードにより特定される１つのレジスタ
か、または該レジスタの値によって指定される領域を第
一のオペランドとして、いずれか１つの選択された前記
レジスタセットの内の、命令中の他の２ビットのレジス
タ指定コードにより特定される１つのレジスタか、また
は該レジスタの値によって指定される領域を第二のオペ
ランドとして行われ、前記第一のオペランドおよび前記
第二のオペランドに関するレジスタセットの選択と前記
処理の内容とは、命令中の４ビットのオペレーションコ
ードにより特定されることを特徴としている。 ここで、
前記命令解読手段により解読される命令は、２つの２ビ
ットのレジスタ指定コードと４ビットのオペレーション
コードとからなる８ビットの命令コード部のみから構成
されるか、または、前記命令コード部とそれに続く数値
コード部とから構成されることを特徴としていてもよ
い。ここで、前記数値コード部は、即値、ディスプレー
スメント値または絶対アドレス値のいずれかを表すコー
ドであることを特徴としていてもよい。ここで、前記命
令実行手段によって行われる処理が、前記レジスタセッ
トのレジスタ間の演算または前記レジスタセットのレジ
スタとメモリ間のデータ転送であることを特徴としてい
てもよい。

【００１２】本発明は上記の構成により、オペレーショ
ンを指定する領域とレジスタを指定する２つの領域とか
らなる複数の８ビットのインストラクションに基づいて
データ処理が行われる。また上記の構成により、４ビッ
トのオペレーションコードと、２つの２ビットのレジス
タ指定コードとを含んで成るインストラクションに基づ
いてデータ処理が行われる。

【００１３】

【発明の実施の形態】以下、本発明の一実施例を図１な
いし図５に基づいて説明する。

【００１４】図１はデータ処理装置の要部の構成を示す
ブロック図である。

【００１５】同図において、命令バッファ１１は、図示
しないメモリから読み出される命令（インストラクショ
ン）を一時的に蓄えるものである。

【００１６】命令レジスタ１２は、上記命令バッファ１
１に蓄えられた命令を、さらに命令の解読、または実行
が完了するまでの間保持するものである。

【００１７】レジスタ指定コード一致検出部１３は、命
令に２つのレジスタ指定コードが含まれている場合に、
両者が等しいかどうかを検出するものである。

【００１８】命令解読器１４は、上記命令レジスタ１２
に保持された命令の解読を行って、データ処理装置各部
の動作を制御する制御信号を出力するものである。ここ
で、命令解読器１４は、命令に含まれるオペレーション
コードが所定のオペレーションコードである場合には、
後述するように上記レジスタ指定コード一致検出部の検
出結果に応じて、レジスタ指定コードが一致する場合と
一致しない場合とで異なる制御を行うようになってい
る。

【００１９】レジスタアレイ１５は、図２に示すよう
に、それぞれ１６ビット長のデータレジスタＤ０〜Ｄ３
から成るデータレジスタ組、アドレスレジスタＡ０〜Ａ
３から成るアドレスレジスタ組、実行中の命令の格納ア
ドレスを保持するプログラムカウンタＰＣ、およびデー
タ処理装置の状態を示す状態レジスタＰＳＷ（processo
r status word ）が設けられて構成されている。

【００２０】上記データレジスタＤ０〜Ｄ３、およびア
ドレスレジスタＡ０〜Ａ３は、それぞれデータまたはア
ドレスを保持し、後述する演算器１６の演算に用いられ
るようになっている。より具体的には、例えば、データ
レジスタＤ０〜Ｄ３は主として演算における作業用とし
て用いられる一方、アドレスレジスタＡ０〜Ａ３は、そ
れぞれ、ソースオペランド用、ディスティネーションオ
ペランド用、フレームポインタ用、またはスタックポイ
ンタ用として用いられる。

【００２１】各データレジスタＤ０〜Ｄ３、およびアド
レスレジスタＡ０〜Ａ３は、命令コード中で、００〜１
１（２進数表記）のレジスタ指定コードによって指定さ
れるようになっている。

【００２２】また、上記状態レジスタＰＳＷは、より詳
しくは例えば図３に示すように、デバッグモードで動作
中にプログラムのシングルステップ実行を指定するトレ
ースフラグＴと、１６レベルの割り込みマスクを指定す
る割り込みマスクフラグＩＭ３〜ＩＭ０と、演算の結果
を反映するオーバフローフラグＶ、キャリフラグＣ、ネ
ガティブフラグＮ、およびゼロフラグＺから成ってい
る。

【００２３】演算器１６は、レジスタアレイ１５から出
力されるデータやアドレス、命令バッファ１１から出力
される即値、および図示しないメモリから読み出された
データ等が内部データバス１７を介して入力され、命令
解読器１４からの制御信号に従って算術演算や、論理演
算、転送等の所定の演算を行うものである。演算器１６
の演算結果は、内部データバス１７を介してレジスタア
レイ１５やメモリに送られ、命令に応じた所定のレジス
タ等に保持されるようになっている。

【００２４】なお、データ処理装置には、上記の他にも
図示しないデータ処理装置外部のデータバスに接続され
るデータバスインタフェイスや、アドレスバスに接続さ
れるアドレスバスインタフェイスなどが設けられている
が、本発明には直接関係しないので、その説明を省略す
る。

【００２５】次に、上記データ処理装置に適用される命
令コードの構造、およびオペレーションコードの割り当
ての例を図４および図５に基づいて説明する。ここで、
命令体系としては、装置の構成を簡素化し得るとともに
処理の高速化が容易なロードストアの命令体系、すなわ
ち各レジスタとメモリとの間ではデータ転送だけが可能
な命令体系が適用される場合の例を示す。

【００２６】図４は命令コードの構造の例を示すもの
で、（ａ）は、４ビットのオペレーションコードと、そ
れぞれ２ビットの２つのレジスタ指定コード（Ｄ．およ
びＤ．’、またはＤ．およびＡ．）とから成る構造を示
す。

【００２７】（ｂ）は、（ａ）と同様のオペレーション
コードおよびレジスタ指定コードに加えて、８ビットの
即値（ｉｍｍ８）、アドレスのディスプレースメント
（ｄ８）、または８ビットの絶対アドレス（ａｂｓ８）
から成る構造を示す。

【００２８】（ｃ）は、６ビットのオペレーションコー
ドと、１つの２ビットのレジスタ指定コード（Ｄ．）か
ら成る構造を示す。

【００２９】（ｄ）は、８ビットのオペレーションコー
ド、および８ビット×１〜３の拡張命令や即値、アドレ
ス指定のディスプレースメント等の付加部から成る構造
を示す。

【００３０】図５は命令コードの割り当ての例を示すも
ので、左から順に、命令コード、命令コードの構造（図
４に示した（ａ）〜（ｄ）の何れであるか）、命令タイ
プ、および演算の内容が対応付けて表わされている。こ
こで図５において、「＊＊＊」および「＊＊」は、その
３ビットまたは２ビットの値に応じて、演算内容の欄に
示す何れかの演算が行われることを示すものである。

【００３１】以下、各命令コードについて命令タイプご
とに説明する。

【００３２】命令タイプ［Ｒ−Ｒ］は、２つのデータレ
ジスタ間の２項演算命令で、命令コード「０＊＊＊Ｄ．
Ｄ．’」（ただし、Ｄ．≠Ｄ．’）で表わされ、３ビッ
トの「＊＊＊」の値に応じて、（１）データレジスタ指
定コードＤ．’で示されるデータレジスタ（以下、単に
データレジスタＤ．’等と称する。）から、データレジ
スタＤ．へのデータ転送、（２）両データレジスタに保
持されているデータのキャリ無し加算、（３）同、ボロ
ー無し減算、（４）同、比較、（５）同、キャリ付き加
算、（６）同、ボロー付き減算、（７）同、論理積、
（８）同、論理和の８種類の演算命令であることを示し
ている。なお、上記各演算についての演算結果は、デー
タレジスタＤ．に格納される。

【００３３】命令タイプ［Ｒ−ｉｍｍ８］は、上記命令
タイプ［Ｒ−Ｒ］の命令とは、２つのレジスタ指定コー
ドが互いに等しい（Ｄ．＝Ｄ．’）ことによって区別さ
れ、命令タイプ［Ｒ−Ｒ］と同様の２項演算が、データ
レジスタＤ．のデータと、命令コードの「０＊＊＊Ｄ．
Ｄ．’」に続く８ビットの即値（ｉｍｍ８）とについて
行われることを示す。ここで、８ビットの即値が演算に
用いられる場合でも、演算器１６には１６ビットのデー
タが入力されるが、その上位８ビットは演算の種類に応
じて０拡張（例えば論理演算の場合）や、符号拡張（例
えば算術演算の場合）などが行われるようになってい
る。

【００３４】命令タイプ［ＬＤ］、［ＳＴ］は、それぞ
れ、メモリからデータレジスタＤ．へのデータ転送命令
（load）、またはその逆のデータ転送命令（store ）を
示し、メモリにおける転送元または転送先のアドレスは
４種類のアドレッシングモードで示されるようになって
いる。

【００３５】ここで、図５の演算内容の欄における記号
「＠」は、これに続く値をアドレスとする領域がデータ
の転送元または転送先であることを示し、また、記号
「（，）」は、「，」の両側の値の和を示す。

【００３６】すなわち、各転送命令のアドレッシングモ
ードは、データの転送元または転送先が、（１）「＠
Ａ．」である場合には、アドレスレジスタ間接アドレッ
シング、（２）同、「＠（Ａ．，ｄ８）」である場合に
は、命令コードの「１００１Ｄ．Ａ．」または「１１０
１Ｄ．Ａ．」に続く８ビットのディスプレースメントｄ
８を用いる８ビットディスプレースメント付きアドレス
レジスタ間接アドレッシング、（３）同、「＠（Ａ．，
Ｄ０）」である場合には、アドレスレジスタＡ．（ただ
しＡ．≠１１）とデータレジスタＤ０（Ｄ０に固定）と
を用いるインデックスアドレッシング、（４）同、「＠
ａｂｓ８」である場合には、命令コードに続く８ビット
の絶対アドレスａｂｓ８を用いる８ビット絶対アドレッ
シング、であることを表わしている。

【００３７】なお、上記（３）のインデックスアドレッ
シングにおいては、アドレスレジスタをＡ０〜Ａ２に限
定し、Ａ３を除外しているが、これは、この種のアドレ
ッシングは一般にストリング列や配列などのデータを転
送する際に用いられ、そのようなデータは、通常、メモ
リのスタック領域を対象として転送されることが少な
く、それゆえ、前述のようにアドレスレジスタＡ３がス
タックポインタ用として用いられる場合に、これをイン
デックスアドレッシングに用いることは希であるからで
ある。

【００３８】そして、上記（４）の８ビット絶対アドレ
ッシングでは、インデックスアドレッシングで除外され
たアドレスレジスタＡ３を示すレジスタ指定コードＡ．
＝１１をダミーとして用い、転送元または転送先のデー
タレジスタをＤ０に限定した命令コードを割り当ててい
る。ここで、８ビット絶対アドレッシングでデータ転送
が行われる場合、データ処理装置からは、１６ビットの
アドレスのうちの上位８ビットとして、例えば「０００
０００００」など、あらかじめ設定された値が出力され
るようになっている。

【００３９】命令タイプ［Ｒ］は、１つのデータレジス
タを対象とする単項演算命令で、命令コード「１０１１
＊＊Ｄ．」、または「１１１１＊＊Ｄ．」で表わされ、
２ビットの「＊＊」の値に応じて、算術シフト命令
（右、左）、回転命令（右、左）、論理反転命令、値１
の加減算命令、またはプログラム割り込み命令の８種類
の演算命令であることを示している。

【００４０】また、以上の説明で演算の割り当てられて
いない命令コードは、上位ビットが「１０１０」または
「１１１０」であるものが各３つずつあるが、これらの
命令コードは、アドレスレジスタＡ０〜Ａ３へのアドレ
ス転送等、図示しない他の命令の割り当てや、１６ビッ
ト以上の命令コードに拡張するためなどに用いられる。
すなわち、使用頻度が少なく、プログラムサイズに与え
る影響が小さい命令などは、このように拡張命令コード
として設定すればよい。なお、このような命令コードの
拡張については、本発明とは直接関係しないので詳細な
説明を省略する。

【００４１】上記のように構成されたデータ処理装置に
最上位ビットが０である命令コード、例えば「０１１１
０００１」が入力されると、レジスタ指定コード一致検
出部１３は下位２ビットの値とこれよりも上位の２ビッ
トの値と、すなわち２つのレジスタ指定コードＤ．（＝
００）と、Ｄ．’（＝０１）とを比較し、一致していな
いことを示す信号を命令解読器１４に出力する。

【００４２】そこで、命令解読器１４はデータレジスタ
Ｄ０、Ｄ１に制御信号を出力し、これらのデータレジス
タＤ０、Ｄ１に保持されているデータを内部データバス
１７を介して演算器１６に出力させる。

【００４３】命令解読器１４は、また、命令コードの上
位２ビットめから４ビットめの値「１１１」に基づいて
論理和演算を行わせるための制御信号を演算器１６に出
力し、演算器１６はデータレジスタＤ０、Ｄ１から出力
されたデータの論理和演算を行う。演算結果は内部デー
タバス１７を介してデータレジスタＤ０に格納される。

【００４４】一方、データ処理装置に「０１１１０００
０」およびこれに続く８ビットの即値が入力されると、
レジスタ指定コード一致検出部１３はＤ．＝Ｄ．’＝０
０であることを検出する。

【００４５】そこで、命令解読器１４の制御により、デ
ータレジスタＤ０に保持されているデータ、および命令
バッファ１１に蓄積されている８ビットの即値が内部デ
ータバス１７を介して演算器１６に入力され、論理和演
算が行われて演算結果がデータレジスタＤ０に格納され
る。

【００４６】すなわち、従来のデータ処理装置のよう
に、２つのレジスタ指定コードが互いに等しい場合でも
等しくない場合と同じ演算を行わせるとすると、例えば
データレジスタＤ０のデータどうしの論理和演算は実際
には何もしていないことになる。

【００４７】これに対し、本実施例のデータ処理装置で
は、このような場合に異なる演算を行わせるようにする
ことにより、図５に「＊＊＊」で表わされる３ビットの
フィールドで１６種類の命令を割り当てることができ、
したがって、基本命令語長が８ビットであっても多くの
種類の演算を実行させることが可能になっている。な
お、例えば、減算命令についてはレジスタ指定コードが
等しい場合でも減算を実行させるようにしてレジスタの
クリア命令として用いられるようにするなど、一部の命
令については同じ演算を行わせるようにしてもよい。

【００４８】また、上記の例ではレジスタアレイ１５内
の８本のレジスタをデータレジスタＤ０〜Ｄ３とアドレ
スレジスタＡ０〜Ａ３との、機能を特化した２組に分け
ることにより、２ビットのフィールドで１つのレジスタ
を指定することができる。それゆえ、８ビットの命令コ
ードにソースレジスタとディスティネーションレジスタ
との２つのレジスタ指定コードを含ませる場合でも、残
りの４ビットで演算の種類を指定できるので、一層、短
い基本命令語長で多くの種類の演算を実行させることが
できる。

【００４９】このように、短い基本命令語長で多くの種
類の演算を実行させることができるので、頻繁に用いら
れる基本的な演算（上記の例では、８種類のデータレジ
スタ間演算、８種類のデータレジスタ、即値間演算、８
種類のデータレジスタ、メモリ間転送、および８種類
の、１つのデータレジスタに対する単一オペランド演
算）を短い命令語長の命令で実行させることができる。

【００５０】したがって、上記のようなレジスタおよび
演算命令の構成によって、例えばＣ言語などの高級言語
による処理を効果的に実行させるための必要最小限の環
境を提供することができ、しかもプログラムサイズを小
さく抑え得るとともに処理速度の高速化を図ることがで
きる。

【００５１】なお、上記実施例においては、命令コード
における即値や絶対アドレスは８ビットで、命令に応じ
て１６ビットに拡張される例を示したが、これに限らず
必要に応じて１６ビットの即値を用い得るようにしても
よい。

【００５２】さらに、レジスタ構成や命令コードの構
造、演算の種類、オペレーションコードのビット割り当
て等は上記のものに限らず、データ処理装置の用途に応
じた種々の構成等においても本発明を適用することが可
能である。

【００５３】また、レジスタ指定コード一致検出部１３
を設ける構成に限らず、例えば命令解読器１４が、レジ
スタ指定コードが一致する場合と一致しない場合とで異
なる命令として解読するように構成してもよい。

【００５４】

【発明の効果】以上説明したように、本発明によれば、
短い命令語長で多くの種類の演算を実行させることがで
き、したがってプログラムサイズを小さく抑えることが
できるという効果を奏する。

【図面の簡単な説明】

【図１】データ処理装置の要部の構成を示すブロック図

【図２】レジスタアレイの詳細な構成を示す説明図

【図３】状態レジスタＰＳＷの詳細な構成を示す説明図

【図４】命令コードの構造の例を示す説明図

【図５】命令コードの割り当ての例を示す説明図

【符号の説明】

１１ 命令バッファ １２ 命令レジスタ １３ レジスタ指定コード一致検出部 １４ 命令解読器 １５ レジスタアレイ １６ 演算器 １７ 内部データバス

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/22 - 9/355 G06F 9/40 - 9/42

Claims (9)

(57)【特許請求の範囲】
1. 【請求項１】 ８ビットのインストラクションに基づい
   てデータ処理を行うデータ処理装置であって、 前記インストラクションは、 転送と演算とを含む複数のオペレーションの内の１つを
   指定する領域と、 ソースオペランドの特定のために、複数のレジスタの内
   の１つを指定する領域と、 デスティネーションオペランドの特定のために、複数の
   レジスタの内の１つを指定する領域とからなり、 前記３つの領域のインストラクション中の位置が、複数
   のインストラクションにおいて普遍的であることを特徴
   とするデータ処理装置。
2. 【請求項２】 ４ビットのオペレーションコードと、２
   つの２ビットのレジスタ指定コードとを含んで成るイン
   ストラクションに基づいてデータ処理を行うように構成
   されたことを特徴とするデータ処理装置。
3. 【請求項３】 命令読出し手段と、 前記命令読出し手段により読出された命令を解読する命
   令解読手段と、 ４本のレジスタからなるレジスタセットを含み、前記命
   令解読手段の解読結果に基づいた処理を行う命令実行手
   段とを備え、 前記レジスタセットの内の、命令中の２ビットのレジス
   タ指定コードにより特定される１つのレジスタによっ
   て、第一のオペランドが直接または間接に指定され、 前記レジスタセットの内の、命令中の他の２ビットのレ
   ジスタ指定コードにより特定される１つのレジスタによ
   って、第二のオペランドが直接または間接に指定され、 命令中の４ビットのオペレーションコードによって、前
   記命令実行手段における処理の内容が指定されることを
   特徴とするデータ処理装置。
4. 【請求項４】 命令読出し手段と、 前記命令読出し手段により読出された命令を解読する命
   令解読手段と、 ４本のレジスタからなるレジスタセットを複数含み、前
   記命令解読手段の解読結果に基づいた処理を行う命令実
   行手段とを備え、 いずれか１つの選択された前記レジスタセットの内の、
   命令中の２ビットのレジスタ指定コードにより特定され
   る１つのレジスタによって、第一のオペランドが直接ま
   たは間接に指定され、 いずれか１つの選択された前記レジスタセットの内の、
   命令中の他の２ビットのレジスタ指定コードにより特定
   される１つのレジスタによって、第二のオペランドが直
   接または間接に指定され、 命令中の４ビットのオペレーションコードによって、前
   記第一のオペランドおよび前記第二のオペランドに関す
   るレジスタセットの選択と前記命令実行手段における処
   理の内容とが指定されることを特徴とするデータ処理装
   置。
5. 【請求項５】 命令読出し手段と、 前記命令読出し手段により読出された命令を解読する命
   令解読手段と、 ４本のレジスタからなるレジスタセットを含み、前記命
   令解読手段の解読結果に基づいた処理を行う命令実行手
   段とを備え、 前記処理は、 前記レジスタセットの内の、命令中の２ビットのレジス
   タ指定コードにより特定される１つのレジスタか、また
   は該レジスタの値によって指定される領域を第一のオペ
   ランドとして、 前記レジスタセットの内の、命令中の他の２ビットのレ
   ジスタ指定コードにより特定される１つのレジスタか、
   または該レジスタの値によって指定される領域を第二の
   オペランドとして行われ、 前記処理の内容は、命令中の４ビットのオペレーション
   コードにより特定されることを特徴とするデータ処理装
   置。
6. 【請求項６】 命令読出し手段と、 前記命令読出し手段により読出された命令を解読する命
   令解読手段と、 ４本のレジスタからなるレジスタセットを複数含み、前
   記命令解読手段の解読結果に基づいた処理を行う命令実
   行手段とを備え、 前記処理は、 いずれか１つの選択された前記レジスタセットの内の、
   命令中の２ビットのレジスタ指定コードにより特定され
   る１つのレジスタか、または該レジスタの値によって指
   定される領域を第一のオペランドとして、 いずれか１つの選択された前記レジスタセットの内の、
   命令中の他の２ビットのレジスタ指定コードにより特定
   される１つのレジスタか、または該レジスタの値によっ
   て指定される領域を第二のオペランドとして行われ、 前記第一のオペランドおよび前記第二のオペランドに関
   するレジスタセットの選択と前記処理の内容とは、命令
   中の４ビットのオペレーションコードにより特定される
   ことを特徴とするデータ処理装置。
7. 【請求項７】 命令解読手段により解読される命令は、
   ２つの２ビットのレジスタ指定コードと４ビットのオペ
   レーションコードとからなる８ビットの命令コード部の
   みから構成されるか、または、前記命令コード部とそれ
   に続く数値コード部とから構成されることを特徴とする
   請求項３から６のいずれかに記載のデータ処理装置。
8. 【請求項８】 数値コード部は、即値、ディスプレース
   メント値または絶対アドレス値のいずれかを表すコード
   であることを特徴とする請求項７記載のデータ処理装
   置。
9. 【請求項９】 命令実行手段によって行われる処理が、
   前記レジスタセットのレジスタ間の演算または前記レジ
   スタセットのレジスタとメモリ間のデータ転送であるこ
   とを特徴とする請求項３から８のいずれかに記載のデー
   タ処理装置。