JPH1165622A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】 【課題】 低コストで且つシステムの変更，拡張を容易
に行い得る状態でシーケンスプログラムの応用命令を最
適化し、高速なプログラマブルコントローラを得る。 【解決手段】 汎用ＣＰＵ１は、シーケンスプログラム
格納メモリ４に格納されているシーケンスプログラムを
順次読出して、シーケンスプログラム実行用メモリ（実
行用メモリ）５のシーケンスプログラム領域に実行用プ
ログラムとして転送すると共に、応用命令が記述されて
いるＰステップを検出すると、当該応用命令を対応する
機械語命令に変換して実行用メモリ５のＡＩ領域に格納
する。そして、最適化が行われた応用命令が記述されて
いるＰステップには、応用命令処理ルーチンの先頭番地
を示すポインタを格納してＳＰ領域に転送する。以上の
前処理を行った後、汎用ＣＰＵ１は、実行用メモリ５か
ら実行用プログラムを読出して実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ユーザが作成した
シーケンスプログラムを最適化処理することにより、当
該シーケンスプログラムの実行速度の高速化を図るプロ
グラマブルコントローラに関する。

【０００２】

【従来の技術】プログラマブルコントローラにおいて
は、シーケンスプログラムの大半を占めるビット演算を
中心とする基本命令を高速に処理するためにカスタマイ
ズされたビット演算プロセッサを設け、そのビット演算
プロセッサが処理できない複雑な命令については汎用の
ＣＰＵを用いて処理する構成とすることが良く行われて
いる。

【０００３】斯様なプログラマブルコントローラに関す
る従来技術として、例えば、特開昭６３−９５５０３号
公報に開示されているものがある。これは、シーケンス
プログラム（以下、単にプログラムと称す）中のビット
演算，ワード演算を夫々独立に処理するビット演算処理
回路，ワード演算処理回路を設けて、プログラムの実行
時に、ビット演算処理回路が処理を行っている状態か
ら、ワード演算をワード演算処理回路に処理させるよう
切換える場合に、ハードウエア回路を追加して前記切換
を短時間内に行うようにしたものである。

【０００４】しかし、この従来技術においては、ワード
演算命令の一部として存在する応用命令（例えば、メモ
リ間転送や、メモリ間の論理演算或いは乗除算など）を
如何に最適化するかについては何等考慮されていない。

【０００５】また、特開平１−２４５３０６号公報に開
示されているものは、前記応用命令の内メモリ間転送な
どについて、プログラムの実行前に、予めオペランドア
ドレスの計算を行っておくことにより、プログラムの実
行を高速化したものであるが、この方式では、やはり、
応用命令の実行手順そのものについては最適化処理され
ていない。

【０００６】

【発明が解決しようとする課題】また、特開平３−１９
６２０４号公報に開示されているものは、各応用命令を
ＣＰＵが直接実行可能な機械語レベルの命令処理ルーチ
ンに予め変換してＯＢＪメモリに格納し、実行前にプロ
グラム中のステップに記述されている応用命令をＯＢＪ
メモリ内部の命令処理ルーチンの先頭アドレスに変換す
ると共に、当該ステップには、応用命令であることを示
す演算識別コードを付加する前処理を行うようになって
いる。

【０００７】そして、プログラムの実行時において、ビ
ット演算処理プロセッサが演算識別コードからフェッチ
した命令が応用命令であることを認識した場合は、アド
レス加算許可信号を出力し、ハードウエア回路によりワ
ード演算処理プロセッサが出力するアドレス信号（シス
テム上のＯＢＪメモリの先頭アドレス）と前記命令処理
ルーチンの先頭アドレスとを加算して当該命令処理ルー
チンをＯＢＪメモリから読み出させ、ワード演算処理プ
ロセッサに実行させるようにしている。

【０００８】この方式では、応用命令の最適化は十分に
なされるが、複雑なハードウエア回路を必要とするため
にコストがかかり、また、システムの変更，拡張を柔軟
に行うことができない、という問題がある。

【０００９】本発明は上記事情に鑑みてなされたもので
あり、その目的は、低コストで且つシステムの変更，拡
張を容易に行い得る状態でシーケンスプログラムの応用
命令を最適化することができるプログラマブルコントロ
ーラを提供することにある。

【００１０】

【課題を解決するための手段】請求項１記載のプログラ
マブルコントローラによれば、最適化手段は、ユーザプ
ログラム格納手段に格納されているシーケンスプログラ
ムを順次読出して、実行用プログラム格納手段のシーケ
ンスプログラム領域に実行用プログラムとして転送する
と共に、応用命令が記述されているステップを検出する
と、当該応用命令を対応する機械語命令に変換して前記
実行用プログラム格納手段の応用命令処理領域に格納す
る。そして、その最適化が行われた応用命令が記述され
ているステップには、応用命令処理ルーチンの先頭番地
を示すポインタを格納して前記シーケンスプログラム領
域に転送する。

【００１１】即ち、プログラム実行手段は、実行用プロ
グラム格納手段に格納されている実行用プログラムを実
行すれば、応用命令処理領域において予め最適化処理さ
れている応用命令を実行することができる。従って、従
来とは異なり、実行用プログラムの実行時に応用命令を
処理するためのハードウエアを必要とせず、システムを
低価格で構成することができる。また、応用命令の追加
・変更などが生じた場合でも、容易に対応することがで
きる。

【００１２】請求項２記載のプログラマブルコントロー
ラによれば、最適化手段は、指定した応用命令について
のみ最適化処理を行うので、例えば、シーケンスプログ
ラム中において一定以上の出現頻度を有する応用命令を
指定して最適化処理すれば、実行用プログラム格納手段
の格納容量が制限されている場合であっても、出現頻度
の高い応用命令を優先的に最適化処理することにより、
効率的に前記格納容量を利用することができる。従っ
て、全ての応用命令を最適化処理した場合と比較して、
シーケンスプログラムの実行速度の低下を極力少なくす
ることができる。

【００１３】請求項３記載のプログラマブルコントロー
ラによれば、最適化手段は、最適化処理しなかった応用
命令の各オペランドのアドレッシングモードの組合せを
判別し、その応用命令が記述されているステップには、
アドレッシングモードの組合せに応じたデータ読出しル
ーチンの先頭番地を示すポインタを格納してシーケンス
プログラム領域に転送する。

【００１４】そして、プログラム実行手段は、最適化処
理されなかった応用命令に対しては、各オペランドにつ
いて実アドレスの計算式が予め用意されているデータ読
出しルーチンにより実アドレスを計算して命令の実行に
必要なデータを読出し、また、その実行結果データを格
納する。従って、プログラム実行手段は、実行用プログ
ラムを実行する時に各オペランドについて各々アドレッ
シングモードを判別する必要がなくなるので、最適化処
理されなかった応用命令が存在する場合でも、その実行
速度を極力速くすることができる。

【００１５】

【発明の実施の形態】以下、本発明の第１実施例につい
て図１乃至図５を参照して説明する。図１は、プログラ
マブルコントローラの電気的構成を示す機能ブロック図
である。この図１において、汎用ＣＰＵ（最適化手段，
プログラム実行手段，以下、単にＣＰＵと称す）１及び
ビット演算プロセッサ（プログラム実行手段，以下、演
算プロセッサと称す）２は、ＲＯＭからなる実行プログ
ラム格納メモリ（データ読出しルーチン格納手段）３，
ＲＡＭからなるシーケンスプログラム格納メモリ（ユー
ザプログラム格納手段，以下、格納メモリと称す）４及
びシーケンスプログラム実行用メモリ（実行用プログラ
ム格納手段，以下、実行用メモリと称す）５に、アドレ
ス及びデータバス並びに制御信号線などからなるシステ
ムバス６を介して接続されている。

【００１６】演算プロセッサ２は、シーケンスプログラ
ム中の基本命令（ビット演算，ワード加減算，ワード論
理演算など）のみを実行するようになっている。また、
ＣＰＵ１は、シーケンスプログラムの実行前に後述する
ように前処理を行うと共に、シーケンスプログラム中の
応用命令（ワード乗除算，分岐，ロングワード四則演算
及び論理演算などの、演算プロセッサ２では実行できな
い命令）を実行するようになっている。

【００１７】実行プログラム格納メモリ３には、ＣＰＵ
１の前処理用プログラム（シーケンスプログラム中で使
用される複数の応用命令を機械語レベルの命令に翻訳す
るための変換プログラムを含む）や、後述するデータ読
出しルーチンなどが格納されている。

【００１８】格納メモリ４には、図示しないプログラミ
ング装置においてユーザにより作成されて転送されたシ
ーケンスプログラムが格納されている。尚、基本命令
は、図示しないプログラミング装置において、演算プロ
セッサ２が直接実行できる形式に予め変換された状態に
ある。

【００１９】実行用メモリ５には、ＣＰＵ１によって前
処理が行われた結果の実行用プログラムが格納されるよ
うになっており、プログラムの実行時には、ＣＰＵ１及
び演算プロセッサ２は、実行用メモリ５から実行用プロ
グラムを読出して実行するようになっている。尚、ＣＰ
Ｕ１は、実行用メモリ５にアクセスする時は、演算プロ
セッサ２の内部を経由しているシステムバス６を介して
アクセスするようになっている。

【００２０】次に、本実施例の作用について図２乃至図
５をも参照して説明する。 シーケンスプログラムの前処理 図２は、外部よりプログラムの実行指令が与えられた場
合に、ＣＰＵ１が、プログラムを実行する前に行う前処
理の内容を示すフローチャートである。この図２におい
て、ＣＰＵ１は、「各応用命令数のカウント」の処理ス
テップＳ１において、格納メモリ４に格納されているシ
ーケンスプログラムを全て読出し、そのシーケンスプロ
グラム中に用いられている応用命令の出現頻度を、各応
用命令毎にカウントする。ここでは、オペランドも含め
て同じ命令か否かが判断される。次に、「出現頻度順に
ソートしたテーブルを作成」の処理ステップＳ２に移行
する。

【００２１】処理ステップＳ２において、ＣＰＵ１は、
ステップＳ１でカウントした各応用命令を出現頻度の高
い順にソートして、作業領域のメモリ上に最適化テーブ
ルを作成する。最適化テーブルには、応用命令が記述さ
れているステップのアドレスが書込まれている。尚、以
降では、シーケンスプログラム中のステップをＰステッ
プと称す。

【００２２】また、ここでは、応用命令であっても、最
適化処理することによって高速に実行し得ないもの（例
えば、大量データのブロック転送のように実行そのもの
に時間を要するものや、その他特殊な用途向きに設けら
れている命令など）については最適化処理の対象から除
外する。

【００２３】この場合、一般にプログラマブルコントロ
ーラのシーケンスプログラムは、システム構成が多少異
なっているとしても基本的な処理には大きな相違がない
ので、異なる複数のシーケンスプログラムをサンプルと
して、予め各命令の出現頻度の割合を統計的に得た結果
を、個別のシーケンスプログラムにおける各命令の出現
頻度の割合と比較すると、両者は略一致することが予想
される。

【００２４】一方、シーケンスプログラムに使用してい
る応用命令の種類数が多い場合には、ステップＳ２のよ
うに各応用命令の実際の出現頻度を求めたときに、出現
頻度が同じとなる応用命令が複数種類ある場合も出てく
る。そこで、このような時に何れを優先して最適化処理
するかを、上述したように予め統計的に得ておいた命令
の出現頻度の割合に基づいて、統計的に出現頻度の高い
ものを優先して選択するようにする。次に、「１ステッ
プ読出す」の処理ステップＳ３に移行する。

【００２５】処理ステップＳ３において、ＣＰＵ１は、
格納メモリ４に格納されているシーケンスプログラムを
再び先頭から１ステップ分読出し（データアクセス）、
次の「応用命令か？」の判断ステップＳ３ａに移行す
る。判断ステップＳ３ａにおいて、ＣＰＵ１は、ステッ
プＳ３で読出したＰステップに記述されている命令が応
用命令か否かを判断する。記述されている命令が基本命
令であり「ＮＯ」と判断した場合は、「ＳＰ領域に転
送」の処理ステップＳ１１に移行する。

【００２６】処理ステップＳ１１において、ＣＰＵ１
は、基本命令を、実行用メモリ５のシーケンスプログラ
ム領域（ＳＰ領域，図３参照）にそのまま転送する。す
ると、「終了？」の判断ステップＳ８に移行する。

【００２７】判断ステップＳ８において、ＣＰＵ１は、
格納メモリ４にあるシーケンスプログラムの読出しを終
了するか否かを、プログラム中のＥＮＤコードを読出し
たか否かによって判断する。未だＥＮＤコードを読出し
ておらず「ＮＯ」と判断するとステップＳ３に移行し
て、シーケンスプログラムの次のＰステップを読出す。

【００２８】また、判断ステップＳ３ａにおいて、記述
されている命令が応用命令でありＣＰＵ１が「ＹＥＳ」
と判断した場合は、「テーブル上の対象範囲にあり？」
の判断ステップＳ４に移行する。

【００２９】判断ステップＳ４において、ＣＰＵ１は、
ステップＳ３で読込んだシーケンスプログラムのＰステ
ップに記述されている命令が、最適化テーブルの最適化
対象範囲にあるか否かを判断する。ここで、最適化対象
範囲とは、実行用メモリ５の容量の制限等の制約によっ
て、予め最適化処理する応用命令数を制限する必要があ
る場合に、最適化テーブルの先頭から一定範囲内にある
もの、即ち、一定以上の出現頻度を有するもののみを最
適化処理の対象とすることにより設定した範囲である。

【００３０】そして、判断ステップＳ４において、Ｐス
テップに記述されている命令が最適化対象範囲にある応
用命令の場合は、ＣＰＵ１は「ＹＥＳ」と判断して「コ
ンパイル処理」の処理ステップＳ５に移行する。処理ス
テップＳ５において、ＣＰＵ１は、応用命令を、ＣＰＵ
１が直接実行可能な機械語レベルの命令ルーチンに変換
（コンパイル）処理する。

【００３１】図４は、応用命令が記述されたＰステップ
を機械語レベルの命令ルーチンに変換した場合の一例を
ニーモニックで示すものである。ここでは、シーケンス
プログラム中において、 （１） Ｃ＝Ａ＊Ｂ と記述された応用命令（ワード乗算命令）のＰステップ
は、 のように変換される。ここで、Ａ，Ｂ，Ｃは、特定のア
ドレスに対応付けられたラベルである。

【００３２】即ち、アドレスＡの内容とアドレスＢの内
容とを乗算してその結果をアドレスＣに格納するという
命令は、機械語レベルでは、 １：アドレスＡの内容を（ＣＰＵ１の）レジスタＲ０に
転送 ２：アドレスＢの内容をレジスタＲ１に転送 ３：レジスタＲ０とＲ１とを乗算し、結果をレジスタＲ
１に格納 ４：レジスタＲ１の内容をアドレスＣに転送 ５：次のＰステップにリターン のような手順で実行される。また、この段階で、即値ア
ドレスに変換可能なオペランドアドレスについては、即
値アドレスに変換される。次に、「ＡＩ領域に転送」の
処理ステップＳ６に移行する。

【００３３】処理ステップＳ６において、ＣＰＵ１は、
（２）のように変換された命令ルーチンを（実際は、
（２）のニーモニックに対応するバイナリデータ形式
で）、実行用メモリ５の応用命令処理領域（ＡＩ領域）
に転送する（図３参照）。ＡＩ領域に転送された命令ル
ーチンの先頭アドレスは、例えば１００００Ｈ番地とす
る。次に、「ポインタを埋め込んだステップをＳＰ領域
に転送」の処理ステップＳ７に移行する。

【００３４】処理ステップＳ７において、ＣＰＵ１は、
ステップＳ３で読込んだＰステップを実行用メモリ５の
ＳＰ領域に転送する。この時、乗算命令“＊”のオペコ
ードには、ステップＳ６でＡＩ領域に転送された命令ル
ーチンの先頭アドレス１００００Ｈを示すポインタが埋
め込まれる。そして、ステップＳ８に移行する。

【００３５】一方、判断ステップＳ４において、Ｐステ
ップに記述されている応用命令が最適化対象範囲外の場
合、ＣＰＵ１は「ＮＯ」と判断して「アドレッシングの
組合せを判別」の処理ステップＳ９に移行する。

【００３６】ここで、図５は、例えば（１）のワード乗
算命令のように、３つのオペランド１，２，３を使用す
る応用命令が格納メモリ４に配置されている状態を示す
ものであるが、オペコードの冒頭部分には、３つのオペ
ランド１，２，３夫々のアドレッシングモード（直接，
間接，インデックス，定数など）の組合せを示すコード
（以下、組合せコードと称す）が配置されている。

【００３７】そして、ＣＰＵ１は、処理ステップＳ９に
おいて、ステップＳ３でオペコードと共に読出してある
組合せコードから、例えば３つのオペランド１，２，３
夫々のアドレッシングモードの組合せを判別する。

【００３８】尚、この組合せの数は、アドレッシングモ
ードの直接，間接，インデックス，定数などが夫々デー
タ長１６ビット，３２ビットについて存在し、命令によ
っては、扱うオペランド数が最大６程度になることか
ら、異なる命令との組合せも含めると３００種類程にな
る。ＣＰＵ１は、組合せを判別すると「組合せに応じた
ポインタを埋め込んだステップをＳＰ領域に転送」の処
理ステップＳ１０に移行する。また、ここでは、前述し
たように、予め最適化処理の対象外となっている応用命
令については、特に処理を行わない。

【００３９】処理ステップＳ１０において、ＣＰＵ１
は、ステップＳ９で判別した組合せに応じたデータ読出
しルーチンの先頭番地（実行プログラム格納手段３のア
クセスアドレス）を示すポインタをＰステップに埋め込
んで、実行用メモリ５のＳＰ領域に転送する。即ち、図
３に示した応用命令のポインタ（１００００Ｈ）の代わ
りに、実行プログラム格納メモリ３の領域内のアドレス
（例えば、３０００Ｈなど）を示すポインタが格納され
たＰステップがＳＰ領域に転送される。そして、ステッ
プＳ８に移行する。

【００４０】ここで、実行プログラム格納手段３に格納
されているデータ読出しルーチンは、アドレッシングモ
ードの組合せに応じて、夫々のオペランドについて実ア
ドレスの計算式が用意されているルーチンである。

【００４１】以上の処理をシーケンスプログラムの全て
のＰステップについて行い、ステップＳ８で「ＹＥＳ」
と判断すると、ＣＰＵ１は、演算プロセッサ２にシーケ
ンスプログラムの実行権を渡す。すると、演算プロセッ
サ２は、実行用メモリ５の先頭番地を読出しに行く（イ
ンストラクションアクセス）ことによって、シーケンス
プログラムの実行を開始する。

【００４２】シーケンスプログラムの実行 シーケンスプログラムの内容は、前述のようにその大半
をビット演算を含む基本命令が占めるため、実行時にお
いて主に処理を行っているのは演算プロセッサ２であ
る。演算プロセッサ２は、実行用メモリ５のＳＰ領域か
ら応用命令をフェッチすると、内部のステータスレジス
タ（図示せず）に、応用命令をフェッチしたことを示す
フラグをセットして、処理を中断する。

【００４３】一方、ＣＰＵ１は、シーケンスプログラム
の実行中は演算プロセッサ２のステータスレジスタをポ
ーリングしている。そして、上記のフラグがセットされ
たことを認識すると、実行用メモリ５にアクセスして演
算プロセッサ２に代わって応用命令を処理する。

【００４４】（ａ）最適化処理されている応用命令の実
行 最適化処理されている応用命令のＰステップには、前述
のように、実行用メモリ５のＡＩ領域に転送された命令
ルーチンの先頭番地を示すポインタが埋め込まれてい
る。例えば、（１）の乗算命令の場合は、ポインタは１
００００Ｈ番地を示しているので、ＣＰＵ１は１０００
０Ｈ番地にジャンプして、（２）のように変換されてい
る機械語命令を実行する。

【００４５】ＡＩ領域にある命令ルーチンは、オペラン
ドのアドレスが全て即値に変換されているため、ＣＰＵ
１は、命令実行に必要なデータを直ちに読出すことがで
き、また、命令の実行結果のデータを、格納先（デステ
ィネーション）にも直ちに書込むことができるので、応
用命令の実行を高速に行うことができる。そして、
“５：ＲＥＴ”によって、次の命令が記述されているＳ
Ｐ領域のＰステップに戻ると共に、ＣＰＵ１は、シーケ
ンスプログラムの実行権を再び演算プロセッサ２側に戻
す。

【００４６】（ｂ）最適化処理されていない応用命令の
実行 最適化処理されていない応用命令のステップには、前述
のように、実行プログラム格納メモリ３にあるデータ読
出しルーチンの先頭番地を示すポインタが埋め込まれて
いる。ＣＰＵ１は、そのポインタが示すデータ読出しル
ーチンの先頭番地へジャンプすることによって、各オペ
ランドに対応するデータを読出す。

【００４７】ここで、通常のシーケンスプログラムの実
行時における１つのオペランドについての処理手順は、 １．オペランドの読出し ２．アドレッシングモードの判別 ３．実アドレスの計算 となっているが、本実施例においては、各オペランドの
アドレッシングモードに対応したデータ読出しルーチン
を用いてデータを読出すことにより、ＣＰＵ１は、実行
時における上記の“２．アドレッシングモードの判別”
の処理を省略して、オペランドを読出した後は直ちに実
アドレスを計算することができる。従って、応用命令が
扱うオペランド数が多いものである程、実行時間を短縮
する効果が大きくなる。

【００４８】以上のように本実施例によれば、ＣＰＵ１
は、格納メモリ４に格納されているシーケンスプログラ
ムを順次読出して、実行用メモリ５のＳＰ領域に実行用
プログラムとして転送すると共に、応用命令が記述され
ているＰステップを検出すると、当該応用命令を対応す
る機械語命令に変換して実行用メモリ５のＡＩ領域に格
納する。そして、その最適化が行われた応用命令が記述
されているＰステップには、応用命令処理ルーチンの先
頭番地を示すポインタを格納してＳＰ領域に転送するよ
うにした。

【００４９】即ち、ＣＰＵ１は、実行用メモリ５に格納
されている実行用プログラムを実行すれば、最適化処理
対象となっている応用命令をフェッチした場合は、その
応用命令について、ＡＩ領域において予め機械語レベル
で最適化処理されているルーチンを実行することができ
る。従って、従来とは異なり、実行用プログラムの実行
時において応用命令を処理するためのハードウエアを必
要とせず、システムを低価格で構成することができる。
また、応用命令の追加・変更などが生じた場合でも、コ
ンパイル処理のソフトウエアを変更することによって容
易に対応することができる。

【００５０】また、本実施例によれば、ＣＰＵ１は、シ
ーケンスプログラム中において一定以上の出現頻度を有
する応用命令を最適化処理の対象として指定したので、
実行用メモリ５の容量が制限されている場合であって
も、出現頻度の高い応用命令を優先的に最適化処理する
ので、プログラムの実行速度をより高速にすることがで
きる。

【００５１】更に、本実施例によれば、ＣＰＵ１は、最
適化処理しなかった応用命令の各オペランドのアドレッ
シングモードの組合せを判別し、その応用命令が記述さ
れているＰステップには、アドレッシングモードの組合
せに応じた実行プログラム格納メモリ３中にあるデータ
読出しルーチンの先頭番地を示すポインタを格納してＳ
Ｐ領域に転送するようにした。

【００５２】従って、最適化処理されなかった応用命令
は、アドレッシングモードの組合せ毎に予め用意された
データ読出しルーチンによって各オペランドの実アドレ
スを計算して必要なデータを読出すことにより、ＣＰＵ
１は、実行用プログラムを実行する時に各オペランドに
ついて各々アドレッシングの種類を判別する必要がなく
なるので、最適化処理されなかった応用命令の実行速度
をより速くすることができる。

【００５３】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。図２に示すフローチャートにおい
て、ステップＳ９及びＳ１０は必要に応じて設ければ良
く、最適化処理対象外の応用命令については、実行用メ
モリ５のＳＰ領域にそのまま転送するようにしても良
い。

【００５４】また、実行用メモリ５の容量に実用上制限
がなければ、ステップＳ１，Ｓ２，Ｓ４，Ｓ９及びＳ１
０を省略することにより、全ての応用命令を最適化処理
の対象としても良い。同じ優先順位の応用命令の何れか
を選択する場合に、統計的に得た命令の出現頻度の割合
を適用するのに代えて、例えば、オペランドのより多い
命令を選択しても良いし、或いは、単に最適化テーブル
の配置順が先にあるものを選択しても良い。また、ステ
ップＳ１及びＳ２に代えて、上記統計的出現頻度の割合
のみを適用して最適化処理の優先順位を決定しても良
い。斯様な場合は、前処理に要する時間を短縮すること
ができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示す電気的構成の機能ブロ
ック図

【図２】前処理を中心とするＣＰＵの制御内容を示すフ
ローチャート

【図３】実行用メモリのシーケンスプログラム領域及び
応用命令処理領域を概念的に示す図

【図４】応用命令（ワード乗算命令）を機械語レベル
（ニーモニック）に変換した一例を示す図

【図５】応用命令のフォーマットの一例を示す図

【符号の説明】

１は汎用ＣＰＵ（最適化手段，プログラム実行手段）、
２はビット演算プロセッサ（プログラム実行手段）、３
は実行プログラム格納メモリ（データ読出しルーチン格
納手段）、４はシーケンスプログラム格納メモリ（ユー
ザプログラム格納手段）、５はシーケンスプログラム実
行用メモリ（実行用プログラム格納手段）を示す。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 ユーザが作成したシーケンスプログラム
   が格納されるユーザプログラム格納手段と、 実行用プログラムが格納される実行用プログラム格納手
   段と、 前記ユーザプログラム格納手段に格納されているシーケ
   ンスプログラムを順次読出して、前記実行用プログラム
   格納手段のシーケンスプログラム領域に実行用プログラ
   ムとして転送すると共に、前記シーケンスプログラムに
   おいて応用命令が記述されているステップを検出する
   と、当該応用命令を対応する機械語命令に変換して前記
   実行用プログラム格納手段の応用命令処理領域に格納す
   ることにより最適化処理を行い、その最適化が行われた
   応用命令が記述されているステップには、応用命令処理
   ルーチンの先頭番地を示すポインタを格納して前記シー
   ケンスプログラム領域に転送する最適化手段と、 前記実行用プログラム格納手段に格納された実行用プロ
   グラムを実行するプログラム実行手段とを備えたことを
   特徴とするプログラマブルコントローラ。
2. 【請求項２】 前記最適化手段は、指定した応用命令に
   ついてのみ前記最適化処理を行うことを特徴とする請求
   項１記載のプログラマブルコントローラ。
3. 【請求項３】 各オペランドのアドレッシングモードの
   組合せ毎に、各オペランドについての実アドレスの計算
   式が予め用意されているデータ読出しルーチンが格納さ
   れるデータ読出しルーチン格納手段を備え、 前記最適化手段は、最適化処理しなかった応用命令につ
   いては、各オペランドのアドレッシングモードの組合せ
   を判別することにより、当該応用命令が記述されている
   ステップには、そのアドレッシングモードの組合せに応
   じた前記データ読出しルーチンの先頭番地を示すポイン
   タを格納して前記シーケンスプログラム領域に転送する
   ことを特徴とする請求項２記載のプログラマブルコント
   ローラ。