JP2000099329A

JP2000099329A - プロセッサ

Info

Publication number: JP2000099329A
Application number: JP10263386A
Authority: JP
Inventors: Yukihiro Tamura; 征大田村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1998-09-17
Filing date: 1998-09-17
Publication date: 2000-04-07

Abstract

(57)【要約】【課題】コード効率を高めることができ、しかも高速
化を図れるプロセッサを提供する。【解決手段】ＡＬＵ４₁，４₂と、単数の操作指示を
含む第１の命令を入力したときに、前記単数の操作指示
をデコードし、当該デコード結果に基づいてＡＬＵ４₁
を制御し、複数の操作指示を含み前記第１の命令と同じ
命令長を持つ第２の命令を入力したときに、前記複数の
操作指示をデコードし、当該デコード結果に基づいてＡ
ＬＵ４₁，４₂を制御するデコーダ３とを有する。

Description

【発明の詳細な説明】

【０００１】

【発明が属する技術分野】本発明は、プロセッサに関す
る。

【０００２】

【従来の技術】近年、多くのプロセッサは、プログラム
に記述された各命令の実行過程を、各々１クロックサイ
クル内で処理される例えばフェッチステージ、デコード
ステージ、実行ステージ、メモリアクセスステージおよ
びライトバックステージなどの複数のステージに分割
し、異なる命令の異なるステージを並行して行うことで
プログラムの処理時間の短縮を図る命令パイプライン処
理を採用している。このような命令パイプライン処理を
採用したプロセッサでは、各ステージ、特にフェッチス
テージおよびデコードステージを各々１クロックサイク
ル内で行うために、命令長を固定にしている。

【０００３】ところで、命令長の設計思想には、主に以
下に示す第１の設計思想と第２の設計思想とがある。第
１の設計思想は、命令長を長くして１命令で多くの処理
内容を指示することで、命令の実行ステップ数を少なく
して高速化を図るものである。また、第２の設計思想
は、命令長を短くすることで、命令中に含まれる不使用
の部分（冗長な部分）を少なくし、命令（コード）効率
を高め、小規模化および低価格化を図るものである。

【０００４】

【発明が解決しようとする課題】しかしながら、上述し
た第１の設計思想は、高速化という点では優れている
が、命令中に冗長な部分が多くなり、コード効率が悪い
という問題がある。このような問題は、メモリサイズに
厳しい制限があるマイクロプロセッサなどでは、特に深
刻である。また、上述した第２の設計思想は、コード効
率を高めるという点では優れているが、１命令で指示で
きる処理内容は単純なものに制限され、命令の実行ステ
ップ数が多くなり、高速化が困難であるという問題があ
る。

【０００５】ところで、制御構造を持つプログラムの場
合、所定の条件を満たしたときのみ実行される条件付き
の処理は、通常、条件分岐命令を用いて指示される。し
かしながら、条件分岐命令は、単なる算術演算命令や論
理演算命令に比べると、分岐条件を満たすか否かの判断
を行う条件評価処理と、その条件評価の結果に基づいて
必要に応じて行われる分岐（ジャンプ）処理とを伴い、
処理時間を長期化させる大きな要因となる。従って、条
件分岐命令をいかに効率よく処理を行うかが、プロセッ
サの性能を高める上で重要である。

【０００６】本発明は上述した従来技術の問題点に鑑み
てなされ、命令パイプライン処理を採用したプロセッサ
であって、コード効率を高めることができ、しかも高速
化を図れるプロセッサを提供することを目的とする。ま
た、本発明は、条件分岐命令を効率的に処理できるプロ
セッサを提供することを目的とする。

【０００７】

【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
第１の観点のプロセッサは、複数の処理手段と、単数の
操作指示を含む第１の命令を入力したときに、前記単数
の操作指示をデコードし、当該デコード結果に基づいて
単数の前記処理手段を制御し、複数の操作指示を含み前
記第１の命令と同じ命令長を持つ第２の命令を入力した
ときに、前記複数の操作指示をデコードし、当該デコー
ド結果に基づいて前記複数の処理手段を制御するデコー
ド手段とを有する。

【０００８】本発明の第１の観点のプロセッサでは、第
１の命令がデコード手段に入力されると、当該第１の命
令に含まれる単数の操作指示がデコードされ、当該デコ
ード結果に基づいて単数の前記処理手段が制御される。
また、第２の命令がデコード手段に入力されると、当該
第２の命令に含まれる複数の操作指示がデコードされ、
当該デコード結果に基づいて複数の前記処理手段が制御
される。すなわち、同一の命令長の第１の命令および第
２の命令を選択して用いることで、相互に異なる命令長
を持つ操作指示のデコード結果に基づいて命令実行手段
を制御できる。このとき、複雑な操作指示を第１の命令
に含め、複数の簡単な操作指示を第２の命令に含めるこ
とで、コード効率を高められると共に、処理の高速化を
図ることができる。

【０００９】また、本発明の第１の観点のプロセッサ
は、特定的には、前記第１の命令および前記第２の命令
を記憶する命令記憶手段と、前記処理手段の処理結果を
必要に応じて記憶するデータ記憶手段とをさらに有し、
前記第１の命令および前記第２の命令の各々の実行を、
前記命令記憶手段から前記命令を読み出して前記デコー
ド手段に出力するフェッチステージと、前記デコード手
段で前記デコードを行うデコードステージと、前記処理
手段で処理を行う実行ステージと、前記データ記憶手段
への前記処理結果の書き込みを行うライトバックステー
ジとに分割し、異なる前記命令の異なる前記ステージを
並行して処理して命令パイプライン処理を行う。

【００１０】すなわち、命令パイプライン処理を行うた
めに、固定命令長を採用した場合でも、コード効率の向
上および処理の高速化を図れる。

【００１１】本発明の第１の観点のプロセッサでは、前
記第２の命令に、条件付き実行操作指示と、条件評価操
作指示とを含めることで、デコード手段によるデコード
および処理手段における処理を、条件付き実行操作指示
と条件評価操作指示とで並行して行うことができ、条件
分岐命令などを短時間で処理できる。また、デコード手
段において、前記条件評価操作指示のデコード結果に基
づいた制御による前記処理手段の処理結果に基づいて、
前記条件付き実行操作指示のデコード結果に基づいた制
御による前記処理手段の処理結果の有効性を判断するこ
とで、正しい処理を確実に行うことができる。

【００１２】また、本発明の第１の観点のプロセッサ
は、好ましくは、データ記憶手段をさらに有し、前記デ
コード手段は、前記条件付き実行操作指示のデコード結
果に基づいた制御による前記処理手段の処理結果が有効
であると判断した場合には、当該処理結果を前記データ
記憶手段に記憶し、前記条件付き実行操作指示のデコー
ド結果に基づいた制御による前記処理手段の処理結果が
無効であると判断した場合には、当該処理結果を前記デ
ータ記憶手段に記憶しない。

【００１３】また、本発明の第２の観点のプロセッサ
は、第１の処理手段と、第２の処理手段と、第１の操作
指示を示す第１の命令フィールドと、前記第１の操作指
示が有効であるための条件を評価する条件評価操作指示
および当該条件評価操作指示以外の第２の操作指示のう
ち一方を示す第２の命令フィールドとを有する命令をデ
コードし、前記第２の命令フィールドが前記条件評価操
作指示を示している場合に、前記条件評価操作指示のデ
コード結果に基づいた制御による前記第２の処理手段の
処理結果に基づいて、前記第１の操作指示のデコード結
果に基づいた制御による前記第１の処理手段の処理結果
の有効性を判断するデコード手段とを有する。

【００１４】本発明の第２の観点のプロセッサでは、命
令の第２の命令フィールドが、前記第１の操作指示が有
効であるための条件を評価する条件評価操作指示および
第２の操作指示のうち一方を示す。すなわち、命令内
に、条件評価専用のフィールドを設けるのではなく、第
２の命令フィールドを、条件評価操作指示と第２の操作
指示とで兼用して用いる。従って、本発明の第２の観点
のプロセッサは、条件評価専用のフィールドを全ての命
令に固定して設けた場合に比べて、コード効率を高める
ことができ、メモリサイズに厳しい制限があるマイクロ
プロセッサなどに特に有効である。

【００１５】また、本発明の第２の観点のプロセッサ
は、好ましくは、前記命令を記憶する命令記憶手段と、
前記第１の処理手段および前記第２の処理手段の処理結
果を必要に応じて記憶するデータ記憶手段とをさらに有
し、前記第１の命令および前記第２の命令の各々の実行
を、前記命令記憶手段から前記命令を読み出して前記デ
コード手段に出力するフェッチステージと、前記デコー
ド手段で前記デコードを行うデコードステージと、前記
処理手段で処理を行う実行ステージと、前記データ記憶
手段への前記処理結果の書き込みを行うライトバックス
テージとに分割し、異なる前記命令の異なる前記ステー
ジを並行して処理して命令パイプライン処理を行う。

【００１６】また、本発明の第２の観点のプロセッサ
は、好ましくは、前記デコード手段は、前記第２の命令
フィールドが前記第２の操作指示を示している場合に、
前記第１の操作指示のデコード結果に基づいた制御によ
る前記第１の処理手段の処理結果と、前記第２の操作指
示のデコード結果に基づいた制御による前記第２の処理
手段の処理結果との双方を有効なものとして扱う。

【００１７】

【発明の実施の形態】以下、本発明の実施形態に係わる
プロセッサについて説明する。図１は、本実施形態のプ
ロセッサ１の主要部の構成図である。図１に示すよう
に、プロセッサ１は、例えば、命令記憶手段としての命
令キャッシュ２、デコード手段としてのデコーダ３、処
理手段としてのＡＬＵ(Arithmetic Logic Unit: 論理演
算ユニット）４₁，４₂、データ記憶手段としてのレジ
スタ群５、レジスタ制御回路６、プログラムカウンタ
（ＰＣ）７、カウントアップ回路８、セレクタ９、パイ
プラインレジスタ１０₁〜１０₆およびデータキャッシ
ュ１１を有する。プロセッサ１では、各命令の実行過程
が、例えば、命令キャッシュ２から命令を読み出すフェ
ッチステージと、デコーダ３でデコード処理を行うデコ
ードステージと、ＡＬＵ４₁，４₂で処理を行う実行ス
テージと、データキャッシュ１１にアクセスを行うメモ
リアクセスステージと、レジスタ群５のレジスタにデー
タ書き込みを行うライトバックステージとの５つのステ
ージに分割され、異なる命令の異なるステージが並行し
て処理される。すなわち、５段命令パイプライン処理が
行われる。

【００１８】〔命令キャッシュ２〕命令キャッシュ２
は、プログラムカウンタ７のカウント値Ｓ７が示すアド
レスに記憶された命令を読み出して（フェッチして）、
デコーダ３に出力する。なお、命令キャッシュ２からの
命令の読み出しは、前述した命令パイプライン処理のフ
ェッチステージで行われる。

【００１９】〔プログラムカウンタ７〕プログラムカウ
ンタ７は、セレクタ９で選択されたカウント値Ｓ９を設
定し、当該設定したカウント値をカウント値Ｓ７として
命令キャッシュ２に出力する。

【００２０】〔カウントアップ回路８〕カウントアップ
回路８は、プログラムカウンタ７からのカウント値Ｓ７
を、例えば「１」だけ増加させたカウント値Ｓ８をセレ
クタ９に出力する。

【００２１】〔セレクタ９〕セレクタ９は、デコーダ３
からの選択信号Ｓ３ｄに基づいて、ＡＬＵ４₁が出力し
たデータＳ４₁およびカウントアップ回路８からのカウ
ント値Ｓ８のうち一方を選択して、カウント値Ｓ９とし
てプログラムカウンタ７に出力する。

【００２２】〔レジスタ制御回路６〕レジスタ制御回路
６は、デコーダ３からの制御信号Ｓ３ｃに基づいて、レ
ジスタ群５のレジスタの読み出しおよび書き込みを制御
する制御信号Ｓ６を生成し、当該生成した制御信号Ｓ６
をレジスタ群５に出力する。

【００２３】〔レジスタ群５〕レジスタ群５は、複数の
レジスタからなり、レジスタ制御回路６からの制御信号
Ｓ６に基づいて、特定されたレジスタの読み出しおよび
書き込みを行う。なお、レジスタ群５のレジスタへの書
き込みは、前述したライトバックステージで行われる。

【００２４】〔パイプラインレジスタ１０₁〜１０₈〕
パイプラインレジスタ１０₁，１０₂は、必要に応じ
て、レジスタ群５のレジスタから読み出されたデータを
パイプライン制御用のクロック信号に基づいてラッチし
てＡＬＵ４₁に出力する。パイプラインレジスタ１
０₃，１０₄は、必要に応じて、レジスタ群５のレジス
タから読み出されたデータをパイプライン制御用のクロ
ック信号に基づいてラッチしてＡＬＵ４₂に出力する。
パイプラインレジスタ１０₅，１０₆は、必要に応じ
て、それぞれＡＬＵ４₁，４₂から出力されたデータＳ
４₁，Ｓ４₂をパイプライン制御用のクロック信号に基
づいてラッチして、データキャッシュ１１あるいはパイ
プラインレジスタ１０₇，１０₈に出力する。パイプラ
インレジスタ１０₇，１０₈は、パイプラインレジスタ
１０₅，１０₆から入力したデータＳ４₁，Ｓ４₂ある
いはデータキャッシュ１１から読み出されたデータをパ
イプライン制御用のクロック信号に基づいてラッチし
て、レジスタ群５に出力する。

【００２５】〔ＡＬＵ４₁，４₂〕ＡＬＵ４₁は、デコ
ーダ３からの制御信号Ｓ３ａに基づいて、パイプライン
レジスタ１０₁からのデータと必要に応じてパイプライ
ンレジスタ１０₂からのデータとを用いて処理を行い、
その処理結果をデータＳ４₁としてパイプラインレジス
タ１０₅に出力する。ＡＬＵ４₂は、デコーダ３からの
制御信号Ｓ３ａに基づいて、パイプラインレジスタ１０
₃からのデータと必要に応じてパイプラインレジスタ１
０₄からのデータとを用いて処理を行い、その処理結果
をデータＳ４₂としてパイプラインレジスタ１０₆に出
力する。なお、ＡＬＵ４における処理は、前述した命令
パイプライン処理の実行ステージで行われる。

【００２６】〔デコーダ３〕デコーダ３は、命令キャッ
シュ２から命令を入力すると、当該入力した命令が図２
（Ａ）〜（Ｃ）に示すロング命令Ｌ、ダブル命令Ｄおよ
びコンディショナル命令Ｃのいずれであるかを識別し、
当該識別結果に基づいて、後述するデコード処理を行
い、ＡＬＵ４₁，４₂の制御信号Ｓ４₁，Ｓ４₂を生成
する。ここで、図２（Ａ）〜（Ｃ）に示すように、ロン
グ命令Ｌ、ダブル命令Ｄおよびコンディショナル命令Ｃ
のいずれも命令長３２ビットの命令である。なお、デコ
ーダ３におけるデコード処理は、前述した命令パイプラ
イン処理におけるデコードステージで行われる。

【００２７】以下、ロング命令Ｌ、ダブル命令Ｄおよび
コンディショナル命令Ｃのフォーマットについて説明す
る。図２（Ａ）に示すように、ロング命令Ｌは、ＭＳＢ
(Most Significant Bit)に割り当てられた命令識別ビッ
ト２０と、それに続く３１ビットの命令フィールド２１
とで構成される。ロング命令Ｌの命令識別ビット２０に
は論理値「１」が設定されている。また、命令フィール
ド２１は、ＡＬＵ４₁の操作指示が設定されている。命
令フィールド２１には、例えば、当該操作指示内で直接
記述されているデータ（イミディエイトデータ）を扱う
演算指示や、絶対アドレスを指定する分岐指示など比較
的長い命令長を要する複雑な処理内容を示す指示が設定
される。例えば、イミディエイトデータを扱う演算指示
が設定されている場合には、図１において、当該イミデ
ィエイトデータが制御信号Ｓ３ａと共にＡＬＵ４₁に供
給される。また、分岐指示が設定されている場合には、
例えば、絶対アドレスを示すＡＬＵ４₁から出力された
データＳ４₁が、選択信号Ｓ３ｄに基づいて、セレクタ
９で選択されてプログラムカウンタ７に設定される。

【００２８】また、図２（Ｂ）に示すように、ダブル命
令Ｄは、ＭＳＢに割り当てられた命令識別ビット２０
と、それに続く１５ビットの第１の命令フィールド２２
と、それに続く１ビットの命令識別ビット２３と、それ
に続く１５ビットの第２の命令フィールド２４とで構成
される。ダブル命令Ｄの命令識別ビット２０には論理値
「０」が設定されている。第１の命令フィールド２２に
は、ＡＬＵ４₁の操作指示が設定されている。命令識別
ビット２３には、論理値「０」が設定されている。第２
の命令フィールド２４には、ＡＬＵ４₂の操作指示が設
定されている。

【００２９】第１の命令フィールド２２および第２の命
令フィールド２４には、例えば、算術演算指示、論理演
算指示、ロード命令およびストア命令などの比較的短い
命令長で足りる単純な処理内容を示す指示が設定され
る。なお、同一のダブル命令Ｄ内で、第１の命令フィー
ルド２２および第２の命令フィールド２４に設定される
操作指示相互間には依存性がないことが、正しい処理を
行う上で必要とされる。プロセッサ１は、例えば、当該
依存性を保証する機能は備えておらず、ユーザによるプ
ログラムの作成時あるいはコンパイラ時にサポート（保
証）される必要がある。これは、プロセッサ１の構成を
簡単化するためである。但し、スーパースカラ構造のプ
ロセッサのように、当該依存性がないことを保証する機
能をプロセッサ１に備えることも可能である。

【００３０】また、図２（Ｃ）に示すように、コンディ
ショナル命令Ｃは、ＭＳＢに割り当てられた命令識別ビ
ット２０と、それに続く１５ビットの第１の命令フィー
ルド２５と、それに続く１ビットの命令識別ビット２３
と、それに続く１５ビットの第２の命令フィールド２６
とで構成される。コンディショナル命令Ｃの命令識別ビ
ット２０には論理値「１」が設定されている。第１の命
令フィールド２５には、ＡＬＵ４₁の条件付き実行操作
指示が設定されている。命令識別ビット２３には、論理
値「１」が設定されている。第２の命令フィールド２６
には、ＡＬＵ４₂の条件評価操作指示が設定されてい
る。後述するように、ＡＬＵ４₂における条件評価操作
指示に応じた処理結果に基づいて、ＡＬＵ４₁における
条件付き実行操作指示に応じた処理結果の有効性が判断
される。

【００３１】コンディショナル命令Ｃは、条件分岐命令
として用いられる。また、第２の命令フィールド２６に
設定される条件評価操作指示としては、例えば、レジス
タ群５内の特定のレジスタ相互間でのデータの比較指示
や、ビット操作指示などがある。

【００３２】また、デコーダ３は、命令のデコード結果
に基づいて生成した選択信号３ｄをセレクタ９に出力す
る。また、デコーダ３は、命令のデコード結果に基づい
て、レジスタの書き込みおよび読み出しを制御するため
の制御信号Ｓ３ｃを生成し、制御信号Ｓ３ｃをレジスタ
制御回路６に出力する。

【００３３】図３は、デコーダ３における命令の種類に
応じた処理のフローチャートである。ステップＳ１：デコーダ３は、図１に示す命令キャッシ
ュ２から命令を入力したか否かを判断し、命令を入力し
たと判断した場合には、ステップＳ２の処理を実行し、
そうでない場合にはステップＳ１の処理を繰り返す。

【００３４】ステップＳ２：デコーダ３は、命令キャッ
シュ２から入力した命令の図２に示す命令識別ビット２
０の論理値を識別し、論理値「０」である場合にはステ
ップＳ３の処理を実行し、論理値「１」である場合に
は、当該命令が図２（Ａ）に示すロング命令Ｌであると
判断してステップＳ８の処理を実行する。

【００３５】ステップＳ３：デコーダ３は、命令キャッ
シュ２から入力した命令の図２に示す命令識別ビット２
３の論理値を識別し、論理値「０」である場合には、当
該命令が図２（Ｂ）に示すダブル命令Ｄであると判断し
てステップＳ９の処理を実行し、論理値「１」である場
合には、当該命令が図２（Ｃ）に示すコンディショナル
命令Ｃであると判断してステップＳ４の処理を実行す
る。

【００３６】ステップＳ４：デコーダ３において、命令
キャッシュ２から入力した命令がコンディショナル命令
Ｃであると判断された場合に実行される。デコーダ３
は、図２（Ｃ）に示すコンディショナル命令Ｃの第１の
命令フィールド２５に設定された条件付き実行操作指示
をデコードし、図４に示すように、当該デコード結果に
応じて生成した制御信号Ｓ３ａをＡＬＵ４₁に出力す
る。これにより、ＡＬＵ４₁において、制御信号Ｓ３ａ
に基づいて条件付き実行指示に応じた処理が行われる。
また、デコーダ３は、図２（Ｃ）に示すコンディショナ
ル命令Ｃの第２の命令フィールド２６に設定された条件
評価操作指示をデコードし、図４に示すように、当該デ
コード結果に応じて生成した制御信号Ｓ３ｂをＡＬＵ４
₂に出力する。これにより、ＡＬＵ４₂において、制御
信号Ｓ３ｂに基づいて条件評価操作指示に応じた処理が
行われる。そして、ＡＬＵ４₂から出力されたデータＳ
４₂が、デコーダ３に出力される。

【００３７】ステップＳ５：デコーダ３は、制御信号Ｓ
３ｂに基づいたＡＬＵ４₂における処理結果を示すデー
タＳ４₂を参照して、制御信号Ｓ３ａに基づいたＡＬＵ
４₁における処理結果を示すデータＳ４₁の有効性を判
断し、有効であると判断した場合にはステップＳ６の処
理を実行し、無効であると判断した場合にはステップＳ
７の処理を実行する。

【００３８】ステップＳ６：デコーダ３は、ＡＬＵ４₁
から出力されたデータＳ４₁をパイプラインレジスタ１
０₅でラッチしてからレジスタ群５内の特定のレジスタ
に書き込むための制御信号Ｓ３ｃを生成する。

【００３９】ステップＳ７：デコーダ３は、ＡＬＵ４₁
から出力されたデータＳ４₁を廃棄するように処理を行
う。

【００４０】ステップＳ８：デコーダ３において、命令
キャッシュ２から入力した命令がロング命令Ｌであると
判断された場合に実行される。デコーダ３は、図２
（Ａ）に示すロング命令Ｌの命令フィールド２１に設定
された操作指示をデコードし、図５に示すように、当該
デコード結果に応じて生成した制御信号Ｓ３ａをＡＬＵ
４₁に出力する。これにより、ＡＬＵ４₁において、制
御信号Ｓ３ａに基づいて処理が行われる。

【００４１】ステップＳ９：デコーダ３において、命令
キャッシュ２から入力した命令がダブル命令Ｄであると
判断された場合に実行される。デコーダ３は、図２
（Ｂ）に示すダブル命令Ｄの第１の命令フィールド２２
に設定された操作指示をデコードし、図６に示すよう
に、当該デコード結果に応じて生成した制御信号Ｓ３ａ
をＡＬＵ４₁に出力する。これにより、ＡＬＵ４₁にお
いて、制御信号Ｓ３ａに基づいて処理が行われる。ま
た、デコーダ３は、図２（Ｂ）に示すダブル命令Ｄの第
２の命令フィールド２４に設定された条件評価操作指示
をデコードし、図６に示すように、当該デコード結果に
応じて生成した制御信号Ｓ３ｂをＡＬＵ４₂に出力す
る。これにより、ＡＬＵ４₂において、制御信号Ｓ３ｂ
に基づいて処理が行われる。

【００４２】〔データキャッシュ１１〕データキャッシ
ュ１１は、記憶領域を備え、デコーダ３からの図示しな
い制御信号に基づいて、必要に応じて、パイプラインレ
ジスタ１０₅，１０₆から入力したデータＳ４₁，Ｓ４
₂の記憶領域への書き込みや、記憶領域から読み出した
データのパイプラインレジスタ１０₇，１０₈への出力
を行う。データキャッシュ１１の記憶領域へのアクセス
は、前述した命令パイプライン処理のメモリアクセスス
テージで行われる。

【００４３】以下、図１に示すプロセッサ１の動作例を
説明する。ここでは、図１に示す命令キャッシュ２に図
７に示すプログラム３０が記憶されている場合を例に説
明する。先ず、プログラム３０について説明する。図７
に示すように、プログラム３０には、命令「ｍｏｖｒ
４，ｒ５／ｉｆｒ６ＧＥｒ５」、命令「ｍｏｖｒ
４，ｒ６／ｉｆｒ６ＬＴｒ５」および命令「ａｄ
ｄｒ４，ｒ３／ｓｕｂｒ３，０ｘ１」が順に記述さ
れている。命令「ｍｏｖｒ４，ｒ５／ｉｆｒ６Ｇ
Ｅｒ５」は、図２（Ｃ）に示すコンディショナル命令
Ｃに分類され、第１の命令フィールド２５に条件付き実
行操作指示「ｍｏｖｒ４，ｒ５」が設定され、第２の
命令フィールド２６に条件評価操作指示「ｉｆｒ６
ＧＥｒ５」が設定されている。ここで、条件付き実行
操作指示「ｍｏｖｒ４，ｒ５」は、レジスタ「ｒ５」
からレジスタ「ｒ４」へのデータ転送を示し、条件評価
操作指示「ｉｆｒ６ＧＥｒ５」は、レジスタ「ｒ６」
のデータがレジスタ「ｒ５」のデータ以上の大きさであ
るか否かの条件判断を示している。

【００４４】命令「ｍｏｖｒ４，ｒ６／ｉｆｒ６
ＧＥｒ５」は、図２（Ｃ）に示すコンディショナル命
令Ｃに分類され、第１の命令フィールド２５に条件付き
実行操作指示「ｍｏｖｒ４，ｒ６」が設定され、第２
の命令フィールド２６に条件評価操作指示「ｉｆｒ６
ＬＴｒ５」が設定されている。ここで、条件付き実
行操作指示「ｍｏｖｒ４，ｒ６」は、レジスタ「ｒ
６」からレジスタ「ｒ４」へのデータ転送を示し、条件
評価操作指示「ｉｆｒ６ＬＴｒ５」は、レジスタ
「ｒ６」のデータがレジスタ「ｒ５」のデータより小さ
いか否かの条件判断を示している。

【００４５】命令「ａｄｄｒ４，ｒ３／ｓｕｂｒ３
０ｘ０１」は、図２（Ｂ）に示すダブル命令Ｄに分類
され、第１の命令フィールド２２に操作指示「ａｄｄ
ｒ４，ｒ３」が設定され、第２の命令フィールド２４に
操作指示「ｓｕｂｒ３０ｘ０１」が設定されてい
る。ここで、操作指示「ａｄｄｒ４，ｒ３」は、レジ
スタ「ｒ３」のデータとレジスタ「ｒ４」のデータとを
加算してレジスタ「ｒ４」に書き込むことを示し、操作
指示「ｓｕｂｒ３０ｘ０１」は、レジスタ「ｒ３」
のデータから「０ｘ０１」を減算し、減算結果をレジス
タ「ｒ３」に書き込むことを示している。

【００４６】次に、図７に示すプログラム３０に基づい
た図１に示すプロセッサ１の動作について説明する。〔命令「ｍｏｖｒ４，ｒ５／ｉｆｒ６ＧＥｒ
５」に応じた動作〕プログラムカウンタ７のカウント値
Ｓ７が示す命令キャッシュ２のアドレスから読み出され
た図７に示す命令「ｍｏｖｒ４，ｒ５／ｉｆｒ６
ＧＥｒ５」が、デコーダ３においてデコードされる。
そして、第１の命令フィールド２５に設定された条件付
き実行操作指示「ｍｏｖｒ４，ｒ５」のデコード結果
に基づいて生成された制御信号Ｓ３ａがＡＬＵ４₁に出
力される。これにより、レジスタ「ｒ５」のデータが、
レジスタ群５からパイプラインレジスタ１０₁を介して
ＡＬＵ４₁に入力し、ＡＬＵ４₁からデータＳ４₁とし
て出力される。また、それと並行して、第２の命令フィ
ールド２６に条件評価操作指示「ｉｆｒ６ＧＥｒ
５」のデコード結果に基づいて生成された制御信号Ｓ３
ｂがＡＬＵ４₂に出力される。これにより、ＡＬＵ４₂
から、条件評価操作指示「ｉｆｒ６ＧＥｒ５」に応
じた条件評価の処理結果がデータＳ４₂としてデコーダ
３に出力される。

【００４７】そして、ＡＬＵ４₂において条件を満たす
と判断された場合、デコーダ３においてデータＳ４₂に
基づいてデータＳ４₁が有効であると判断され、デコー
ダ３からの制御信号Ｓ３ｃに基づいてレジスタ「ｒ５」
のデータを示すデータＳ４₁が、パイプラインレジスタ
１０₅，１０₇を介して、レジスタ群５内のレジスタ
「ｒ４」に書き込まれる。一方、ＡＬＵ４₂において条
件を満たさないと判断された場合、デコーダ３において
データＳ４₂に基づいてデータＳ４₁が無効であると判
断され、データＳ４₁は廃棄される。

【００４８】〔命令「ｍｏｖｒ４，ｒ６／ｉｆｒ６
ＬＴｒ５」に応じた動作〕プログラムカウンタ７の
カウント値Ｓ７が示す命令キャッシュ２のアドレスから
読み出された図７に示す命令「ｍｏｖｒ４，ｒ６／ｉ
ｆｒ６ＬＴｒ５」が、デコーダ３においてデコー
ドされる。そして、第１の命令フィールド２５に設定さ
れた条件付き実行操作指示「ｍｏｖｒ４，ｒ６」のデ
コード結果に基づいて生成された制御信号Ｓ３ａがＡＬ
Ｕ４₁に出力される。これにより、レジスタ「ｒ６」の
データが、レジスタ群５からパイプラインレジスタ１０
₁を介してＡＬＵ４₁に入力し、ＡＬＵ４₁からデータ
Ｓ４₁として出力される。また、それと並行して、第２
の命令フィールド２６に条件評価操作指示「ｉｆｒ６
ＬＴｒ５」のデコード結果に基づいて生成された制御
信号Ｓ３ｂがＡＬＵ４₂に出力される。これにより、Ａ
ＬＵ４₂から、条件評価操作指示「ｉｆｒ６ＬＴｒ
５」に応じた条件評価の処理結果がデータＳ４₂として
デコーダ３に出力される。

【００４９】そして、ＡＬＵ４₂において条件を満たす
と判断された場合、デコーダ３においてデータＳ４₂に
基づいてデータＳ４₁が有効であると判断され、デコー
ダ３からの制御信号Ｓ３ｃに基づいてレジスタ「ｒ６」
のデータを示すデータＳ４₁が、パイプラインレジスタ
１０₅，１０₇を介して、レジスタ群５内のレジスタ
「ｒ４」に書き込まれる。一方、ＡＬＵ４₂において条
件を満たさないと判断された場合、デコーダ３において
データＳ４₂に基づいてデータＳ４₁が無効であると判
断され、データＳ４₁は廃棄される。

【００５０】〔命令「ａｄｄｒ４，ｒ３／ｓｕｂｒ
３０ｘ０１」に応じた動作〕プログラムカウンタ７の
カウント値Ｓ７が示す命令キャッシュ２のアドレスから
読み出された図７に示す命令「ａｄｄｒ４，ｒ３／ｓ
ｕｂｒ３０ｘ０１」が、デコーダ３においてデコー
ドされる。そして、第１の命令フィールド２２に設定さ
れた操作指示「ａｄｄｒ４，ｒ３」のデコード結果に
基づいて生成された制御信号Ｓ３ａがＡＬＵ４₁に出力
される。これにより、レジスタ「ｒ４」のデータおよび
レジスタ「ｒ３」のデータがそれぞれパイプラインレジ
スタ１０₁および１０₂を介してＡＬＵ４₁に入力し、
これらがＡＬＵ４₁において加算される。そして、その
加算結果がデータＳ４₁としてＡＬＵ４₁から出力さ
れ、パイプラインレジスタ１０₅，１０₇を介して、レ
ジスタ群５のレジスタ「ｒ４」に書き込まれる。

【００５１】また、それと並行して、第２の命令フィー
ルド２４に設定された操作指示「ｓｕｂｒ３０ｘ０
１」のデコード結果に基づいて生成された制御信号Ｓ３
ｂがＡＬＵ４₂に出力される。これにより、レジスタ
「ｒ３」のデータがパイプラインレジスタ１０₃を介し
てＡＬＵ４₂に入力し、ＡＬＵ４₁において、レジスタ
「ｒ３」のデータからデータ「０ｘ０１」が減算され、
その減算結果がデータＳ４₂としてＡＬＵ４₂から出力
され、パイプラインレジスタ１０₆，１０₈を介して、
レジスタ群５のレジスタ「ｒ３」に書き込まれる。

【００５２】なお、上述した処理において、命令キャッ
シュ２からの命令の読み出しを行うフェッチ処理と、デ
コーダ３におけるデコード処理と、ＡＬＵ４₁，４₂に
おける実行処理と、レジスタ群５への書き込み処理とは
並行してパイプライン方式で行われる。従って、図７に
示す各命令は見かけ上、１クロックサイクルで処理さ
れ、図７に示すプログラム３０は３クロックサイクルで
処理される。また、図７に示すプログラム３０は、各命
令が３２ビットであるため、１６ビットを１ワードとし
た場合に、６ワードで表現される。

【００５３】ところで、上述した図７に示すプログラム
３０と同じ処理を示し、１６ビットの命令長の命令を１
個のＡＬＵを備えたＲＩＳＣ(Reduced Instruction Set
Computer)プロセッサで実行するプログラム３１は、図
８に示すように記述される。すなわち、１６ビットを１
ワードとした場合に、プログラム３１は、９ワードとな
り、９クロックサイクルで処理される。

【００５４】従って、上述したプロセッサ１の動作例に
よれば、１６ビットの命令長の命令を１個のＡＬＵを備
えたプロセッサで実行する場合に比べて、プログラムの
処理時間を９クロックサイクルから３クロックサイクル
に短縮できると共に、プログラムサイズを９ワードから
６ワードに削減してコード効率を高めることができる。

【００５５】以上説明したように、プロセッサ１によれ
ば、図２（Ａ）に示す３１ビットの命令フィールド２１
でＡＬＵ４₁の操作を指示するロング命令Ｌを用いるこ
とができるため、比較的長い命令長を必要とするイミデ
ィエイトデータを扱う演算指示や、絶対アドレスを指定
する分岐指示などの操作指示を１命令で指示でき、１６
ビットの命令しか処理しないプロセッサに比べて、命令
数の削減により、コード効率を高めると共に、処理時間
を短縮できる。

【００５６】また、プロセッサ１によれば、例えば、算
術演算指示や論理演算指示などの比較的簡単で１６ビッ
トを用いて十分に指示可能な操作指示を、図２（Ｂ）に
示すようなダブル命令Ｄを用いて、図１に示すＡＬＵ４
₁および４₂において、独立した２つの操作指示に分割
して処理を行うことで、従来の３２ビットの命令のみを
処理するプロセッサに比べて、命令内の不使用フィール
ドを削減でき、コード効率を高めることができる。

【００５７】さらに、プロセッサ１では、図２（Ｃ）に
示すコンディショナル命令Ｃを用いることで、第１の命
令フィールド２５に設定される条件付き実行操作指示の
デコードおよび実行と、当該条件付き実行操作指示の有
効性を評価する第２の命令フィールド２６に設定された
条件評価指示のデコードおよび実行とをＡＬＵ４₁，４
₂において並行して行い、条件付き実行操作指示に応じ
たＡＬＵ４₁の処理結果をレジスタに反映（記憶）する
か否かを、条件評価指示に応じたＡＬＵ４₂の処理結果
に応じて決定する。そのため、単数のＡＬＵを用いて処
理を行うプロセッサに比べて、条件分岐を伴う処理を、
少ない命令数で短時間で行うことができる。

【００５８】この場合に、プロセッサ１では、図２
（Ｃ）に示す第２の命令フィールド２６を、コンディシ
ョナル命令Ｃでは条件評価指示を設定するための専用フ
ィールとして用いるが、その他の図２（Ａ），（Ｂ）に
示すロング命令Ｌおよびダブル命令Ｄでは、条件評価指
示以外の操作指示を設定するためのフィールドとして用
いる。そのため、プロセッサ１によれば、ＶＬＩＷ（Ve
ry Long Instruction Word)コンピュータなどのよう
に、条件を記述するため専用フィールドを全ての命令に
固定して設けた場合に比べて、コード効率を高めること
ができ、メモリサイズに厳しい制限があるマイクロプロ
セッサなどに特に有効である。

【００５９】本発明は上述した実施形態には限定されな
い。例えば、上述した実施形態では、図２に示すよう
に、命令長が３２ビットの命令を用いる場合を例示した
が、命令長はそれ以外の例えば１６ビット、６４ビット
あるいは１２８ビットなどであってもよい。

【００６０】また、上述した実施形態では、図１に示す
ように、プロセッサ１内に２つのＡＬＵ４₁，４₂を備
え、図２（Ｂ），（Ｃ）に示すように１命令内に２つの
命令フィールドを設けた場合を例示したが、プロセッサ
内に３個以上のＡＬＵを備えた場合に、ＡＬＵに応じ
て、３個以上の命令フィールドを１命令内に設けてもよ
い。

【００６１】また、上述した実施形態では、図２
（Ｂ）、（Ｃ）に示すように、複数の命令フィールドに
同じ命令長を割り当てたが、複数の命令フィールドに異
なる命令長を割り当てるようにしてもよい。

【００６２】また、上述した実施形態では、図２に示す
ように、ＭＳＢと、ＭＳＢとＬＳＢの中間のビットと
を、命令識別ビットとして割り当てたが、命令内におけ
る命令識別ビットを割り当てるビットの位置は任意であ
る。

【００６３】

【発明の効果】以上説明したように、本発明のプロセッ
サによれば、命令パイプライン処理を行うために固定命
令長を採用した場合でも、操作指示の数が異なる第１の
命令および第２の命令を選択して用いることで、コード
効率を高め、高速化を図ることが可能になる。また、本
発明のプロセッサによれば、第２の命令に、条件付き実
行操作指示と条件評価操作指示とを含めることで、デコ
ード手段によるデコードおよび処理手段における処理
を、条件付き実行操作指示と条件評価操作指示とで並行
して行うことができ、条件分岐命令を短時間で処理でき
る。さらに、本発明のプロセッサによれば、第２の命令
フィールドを、条件評価操作指示と第２の操作指示とで
兼用して用いることで、条件評価専用のフィールドを全
ての命令に固定して設けた場合に比べて、コード効率を
高めることができる。

【図面の簡単な説明】

【図１】図１は、本発明の実施形態のプロセッサの主要
部の構成図である。

【図２】図２は、図１に示すプロセッサで用いられる命
令のフォーマットを説明するための図であり、図２
（Ａ）はロング命令Ｌのフォーマットを示し、図２
（Ｂ）はダブル命令Ｄのフォーマットを示し、図２
（Ｃ）はコンディショナル命令Ｃのフォーマットを示し
ている。

【図３】図３は、図１に示すデコーダにおける命令の種
類に応じた処理のフローチャートである。

【図４】図４は、図２（Ｃ）に示すコンディショナル命
令の実行を説明するための図である。

【図５】図５は、図２（Ａ）に示すロング命令の実行を
説明するための図である。

【図６】図６は、図２（Ｂ）に示すダブル命令の実行を
説明するための図である。

【図７】図７は、図１に示すプロセッサで処理されるプ
ログラムを説明するための図である。

【図８】図８は、図７に示すプログラムと同じ処理を示
し、１６ビットの命令長の命令を１個のＡＬＵを備えた
プロセッサで実行するプログラムを説明するための図で
ある。

【符号の説明】

１…プロセッサ、２…命令キャッシュ、３…デコーダ、
４₁，４₂…ＡＬＵ、５…レジスタ群、６…レジスタ制
御回路、７…プログラムカウンタ、８…カウントアップ
回路、９…セレクタ、１０₁〜１０₇…パイプラインレ
ジスタ、１１…データキャッシュ

Claims

【特許請求の範囲】

【請求項１】複数の処理手段と、単数の操作指示を含む第１の命令を入力したときに、前
記単数の操作指示をデコードし、当該デコード結果に基
づいて単数の前記処理手段を制御し、複数の操作指示を
含み前記第１の命令と同じ命令長を持つ第２の命令を入
力したときに、前記複数の操作指示をデコードし、当該
デコード結果に基づいて前記複数の処理手段を制御する
デコード手段とを有するプロセッサ。
【請求項２】前記第１の命令および前記第２の命令を記
憶する命令記憶手段と、前記処理手段の処理結果を必要に応じて記憶するデータ
記憶手段とをさらに有し、前記第１の命令および前記第２の命令の各々の実行を、
前記命令記憶手段から前記命令を読み出して前記デコー
ド手段に出力するフェッチステージと、前記デコード手
段で前記デコードを行うデコードステージと、前記処理
手段で処理を行う実行ステージと、前記データ記憶手段
への前記処理結果の書き込みを行うライトバックステー
ジとに分割し、異なる前記命令の異なる前記ステージを
並行して処理して命令パイプライン処理を行う請求項１
に記載のプロセッサ。
【請求項３】前記複数の操作指示は、それぞれ前記複数
の処理手段のうち対応する一の処理手段の操作を指示し
ている請求項１に記載のプロセッサ。
【請求項４】同一の前記第２の命令に含まれる複数の操
作指示は、相互に制御およびデータの依存性がない請求
項１に記載のプロセッサ。
【請求項５】前記第２の命令は、条件付きで実行される
条件付き実行操作指示と、当該条件付き実行操作指示が
有効であるための条件を評価する条件評価操作指示とを
少なくとも含み、前記デコード手段は、前記条件評価操作指示のデコード
結果に基づいた制御による一の前記処理手段の処理結果
に基づいて、前記条件付き実行操作指示のデコード結果
に基づいた制御による他の前記処理手段の処理結果の有
効性を判断する請求項１に記載のプロセッサ。
【請求項６】データ記憶手段をさらに有し、前記デコード手段は、前記条件付き実行操作指示のデコ
ード結果に基づいた制御による前記処理手段の処理結果
が有効であると判断した場合には、当該処理結果を前記
データ記憶手段に記憶し、前記条件付き実行操作指示の
デコード結果に基づいた制御による前記処理手段の処理
結果が無効であると判断した場合には、当該処理結果を
前記データ記憶手段に記憶しない請求項５に記載のプロ
セッサ。
【請求項７】前記第１の命令および前記第２の命令に
は、前記第１の命令および前記第２の命令のどちらであ
るかを識別するための命令識別フィールドが設けられて
おり、前記デコード手段は、前記命令識別フィールドに基づい
て、前記第１の命令および前記第２の命令のどちらを入
力したかを識別する請求項１に記載のプロセッサ。
【請求項８】前記第２の命令に含まれる前記複数の操作
指示は、相互に同じビット数で構成される請求項１に記
載のプロセッサ。
【請求項９】第１の処理手段と、第２の処理手段と、第１の操作指示を示す第１の命令フィールドと、前記第
１の操作指示が有効であるための条件を評価する条件評
価操作指示および当該条件評価操作指示以外の第２の操
作指示のうち一方を示す第２の命令フィールドとを有す
る命令をデコードし、前記第２の命令フィールドが前記
条件評価操作指示を示している場合に、前記条件評価操
作指示のデコード結果に基づいた制御による前記第２の
処理手段の処理結果に基づいて、前記第１の操作指示の
デコード結果に基づいた制御による前記第１の処理手段
の処理結果の有効性を判断するデコード手段とを有する
プロセッサ。
【請求項１０】前記命令を記憶する命令記憶手段と、前記第１の処理手段および前記第２の処理手段の処理結
果を必要に応じて記憶するデータ記憶手段とをさらに有
し、前記第１の命令および前記第２の命令の各々の実行を、
前記命令記憶手段から前記命令を読み出して前記デコー
ド手段に出力するフェッチステージと、前記デコード手
段で前記デコードを行うデコードステージと、前記処理
手段で処理を行う実行ステージと、前記データ記憶手段
への前記処理結果の書き込みを行うライトバックステー
ジとに分割し、異なる前記命令の異なる前記ステージを
並行して処理して命令パイプライン処理を行う請求項９
に記載のプロセッサ。
【請求項１１】前記デコード手段は、前記第２の命令フ
ィールドが前記第２の操作指示を示している場合に、前
記第１の操作指示のデコード結果に基づいた制御による
前記第１の処理手段の処理結果と、前記第２の操作指示
のデコード結果に基づいた制御による前記第２の処理手
段の処理結果との双方を有効なものとして扱う請求項９
に記載のプロセッサ。
【請求項１２】データ記憶手段をさらに有し、前記デコード手段は、前記第２の命令フィールドが前記
条件評価操作指示を示しており、前記第１の処理手段の
処理結果が有効であると判断した場合には、当該処理結
果を前記データ記憶手段に記憶し、前記第１の処理手段
の処理結果が無効であると判断した場合には、当該処理
結果を前記データ記憶手段に記憶しない請求項９に記載
のプロセッサ。
【請求項１３】前記デコード手段は、前記第２の命令フ
ィールドが前記第２の操作指示を示している場合に、前
記第１の処理手段の処理結果と前記第２の処理手段の処
理結果との双方を前記データ記憶手段に記憶する請求項
１２に記載のプロセッサ。
【請求項１４】前記命令には、前記第２の命令フィール
ドが、前記条件評価操作指示および第２の操作指示のど
ちらを示しているかを識別するための識別フィールドが
設けられており、前記デコード手段は、前記識別フィールドに基づいて、
前記第２の命令フィールドが前記条件評価操作指示およ
び第２の操作指示のどちらを示しているかを識別する請
求項９に記載のプロセッサ。
【請求項１５】前記第１の命令フィールドと前記第２の
命令フィールドとは、相互に同じビット数で構成される
請求項９に記載のプロセッサ。