JP3472504B2 - 命令解読方法、命令解読装置及びデータ処理装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＣＰＵ又はマイクロ
プロセッサ等と称されるデータ処理装置の改良に関し、
より詳細には、プログラムの小型化に適した命令セット
を有するデータ処理装置に関する。

【０００２】

【従来の技術】近年の半導体技術とプロセッサアーキテ
クチャ技術の進展に伴い、ＣＰＵと呼ばれるプログラム
制御可能なデータ処理装置の性能は著しく向上してい
る。このＣＰＵは、その応用分野によって、大きく２つ
に分類することができる。第１は汎用マイクロプロセッ
サであり、第２は各種制御機器や民生用途に用いられる
組み込み用マイクロコントローラーである。第１の汎用
マイクロプロセッサにおいて、最も重要視される項目は
性能の向上であり、性能の向上を図るために、様々な技
術が用いられている。これに対し、組み込み用マイクロ
コントローラーにおいては、性能向上も大きな項目の一
つであるが、それにも増して、この性能向上に低コスト
及び低消費電力を加えたこれ等３つの項目がバランスよ
く実現されることが重要である。この中で、特に重要な
項目は、民生での応用の観点から、低コストの実現であ
る。

【０００３】低コストを実現するポイントは２点あり、
第１はＣＰＵ自体（ＣＰＵコア面積）の縮小であり、第
２はプログラムサイズ（ＲＯＭサイズ）の縮小である。
ここで、近年では、ＣＰＵ性能の向上に伴い、同一のＣ
ＰＵにおいて実現される機能が増大しており、それに応
じてアプリケーションプログラムサイズも一層増大して
いるため、プログラムを格納するＲＯＭのサイズが、Ｃ
ＰＵコアの面積よりも、チップのコストに対して支配的
になってきている。従って、如何にプログラムサイズの
小さいＣＰＵを提供するかが、低コスト化を実現する大
きな課題になっている。

【０００４】この課題に対処する従来の技術を説明す
る。この技術は、汎用マイクロプロセッサの命令セット
アーキテクチャに追加拡張を施し、プログラムサイズを
縮小しようとするものである。

【０００５】図２２に、この従来の技術によるMIPSアー
キテクチャに基づくデータ処理装置の命令フォーマット
の一例を示す。同図（ａ）の命令フォーマットは、レジ
スタ-レジスタ間演算命令について、基本命令語長が３
２ビット固定のMIPSーII/IIIの命令フォーマットであ
り、同図（ｂ）の命令フォーマットは、基本命令語長が
１６ビット固定の命令語長のMIPS１６の命令フォーマッ
トである。

【０００６】MIPSアーキテクチャは、３２個のレジスタ
を備えるため、MIPSーII/IIIの命令フォーマットにおい
ては、各５ビットのレジスタアドレス指定フィールドが
あり、更に、３つのオペランドを指定する命令フォーマ
ットであるため、３つのレジスタアドレス指定フィール
ドrs、rt、rdを備える。命令の動作及び機能について
は、６ビットのOPフィールド、５ビットのshamtフィー
ルド、及び６ビットのfuncフィールドを用いて定義され
ており、全体で３２ビット固定長の命令となる。

【０００７】これに対して、MIPS１６の命令セットで
は、レジスタ-レジスタ間演算命令として、２種の命令
フォーマットが定義されている。１つは、３ビットのレ
ジスタアドレス指定フィールドｒｘ、ｒｙを２つ備え、
５ビットのOPフィールド及び５ビットのfuncフィールド
を用いて命令の動作及び機能を定義する２つのオペラン
ド指定型の命令フォーマットである。他の一つは、３つ
の３ビットのレジスタアドレス指定フィールドｒｘ、ｒ
ｙ、ｒｚを備え、５ビットのOPフィールド及び２ビット
のFフィールドを用いて命令の動作及び機能を定義する
３つのオペランド指定型の命令フォーマットである。

【０００８】同図（ｂ）に示したMIPS１６の命令フォー
マットでは、レジスタアドレス指定フィールドが３ビッ
トしか使用できないため、元のMIPSーII/IIIのアーキテ
クチャが備える３２個のレジスタセットのうち、全てで
はなく、一部のレジスタしかアクセスすることができな
い。

【０００９】MIPS１６の命令フォーマットの命令は、全
てMIPSーII/IIIの命令フォーマットに置き換えることが
可能であり、MIPS１６の命令フォーマットの命令をMIPS
ーII/IIIの命令フォーマットに置き換えることを命令の
伸長と呼ぷ。

【００１０】図２３は、前記MIPS１６の命令及びMIPSー
II/IIIの命令を実行するデータ処理装置の要部を示すブ
ロック図である。以下に、その動作を説明する。

【００１１】命令フェッチユニット３００は、命令をフ
ェッチするブロックであり、１６ビット固定長のMIPS１
６の命令フォーマットによる命令列、又は、３２ビット
固定長のMIPSーII/IIIの命令フォーマットによる命令列
をフェッチして、命令伸長ユニット３１０に出力する。
命令列がMIPS１６の命令フォーマットによるものか、MI
PSーII/IIIの命令フォーマットによるものかは、モード
設定信号によって常に指定される。

【００１２】命令伸長ユニット３１０は、モード設定信
号によって制御され、入力されたMIPS１６の命令フォー
マットをMIPSーII/IIIの命令フォーマットに伸長するブ
ロックであって、入力された命令がMIPSーII/IIIの命令
フォーマットの場合には、伸長動作をせずに、そのまま
出力する。伸長動作を行うか否かは、モード設定信号に
よって制御され、命令では判断することができない。モ
ード設定信号は、プログラマブルに変更することが可能
であり、任意のタイミングでモードを切り替えることが
できる。

【００１３】命令解読器３２０は、命令伸長ユニット３
１０から出力されたMIPSーII/IIIの命令フォーマットを
解読して制御信号を生成するブロックである。この命令
解読器３２０で生成された制御信号により、データ処理
装置の動作が制御される。

【００１４】以上のような構成を有するデータ処理装置
においては、基本命令長が１６ビットのMIPS16の命令フ
ォーマットによってプログラムされたプログラムと、基
本命令長が３２ビットのMIPSーII/IIIの命令フォーマッ
トによってプログラムされたプログラムとの双方が実行
可能になる。従って、コード量を優先する場合には、１
６ビット固定長のMIPS１６の命令フォーマットを用いて
プログラムし、一方、性能を優先して多くのレジスタフ
ァイルをアクセスする必要がある場合には、MIPSーII/I
IIの命令フォーマットを用いてプログラムすることが可
能になり、性能とコードサイズとのトレードオフを取り
ながら、柔軟なプログラム開発が可能となる。但し、何
れの命令フォーマットを使用するのかの選択は、システ
ムによって固定か、又はタスク単位等のある程度の大き
さのプログラム単位に限定されることになる。

【００１５】

【発明が解決しようとする課題】ところで、マイクロプ
ロセッサにおいて、信号処理等のように多くのレジスタ
を必要とするアプリケーションを実行する場合には、こ
の信号処理等をより一層高速に行い得る高性能化を目差
して、既存のレジスタに複数のレジスタを追加したい要
求がある。この場合、既存の命令フォーマットよりも多
数のレジスタを指定できる命令フォーマットを作成し、
この命令フォーマットを既存の命令フォーマットに代え
て使用することも考えられる。しかし、この考えはプロ
グラムサイズが著しく増大する欠点がある。

【００１６】

【００１７】

【００１８】本発明の目的は、マイクロプロセッサにお
いて、既存のレジスタに複数のレジスタを追加する場合
に、複数種類の命令フォーマットを使用すると共に、こ
れ等命令フォーマットで記述された混在する命令を適切
に切換えて、コード量を有効に低減することにある。

【００１９】前記課題を解決するために、本発明では、
所定数のレジスタを指定可能な第１の命令フォーマット
と、前記所定数を越える多数のレジスタを指定可能な第
２の命令フォーマットとを使用しながら、信号処理等を
多数のレジスタを用いてより一層高速に行うこととす
る。

【００２０】即ち、請求項１記載の発明の命令解読方法
は、第１レジスタファイルを指定領域とする第１命令フ
ォーマットで記述される命令と、前記第１レジスタファ
イルのレジスタ及び拡張レジスタから構成される第２レ
ジスタファイルを指定領域とし且つ前記第１命令フォー
マットよりも最小命令語長が長い第２命令フォーマット
で記述される命令とを解読する命令解読方法であって、
入力された命令が前記第１命令フォーマットである場合
に、前記第１レジスタファイルのレジスタアドレスを直
接的に抽出する工程と、入力された命令が前記第２命令
フォーマットである場合に、前記第２レジスタファイル
のレジスタアドレスを直接的に抽出する工程とを含むこ
とを特徴とする。

【００２１】請求項２記載の発明は、前記請求項１記載
の命令解読方法において、前記第１命令フォーマットで
記述される命令には並列演算命令を含まず、前記第２命
令フォーマットで記述される命令には並列演算命令を含
むことを特徴とする。

【００２２】請求項３記載の発明の命令解読方法は、第
１レジスタファイルを指定領域とし且つ並列演算命令を
含まない第１命令フォーマットで記述される命令と、前
記第１レジスタファイルのレジスタ及び拡張レジスタか
ら構成される第２レジスタファイルを指定領域とし且つ
並列演算命令を含む第２命令フォーマットで記述される
命令とを解読する命令解読方法であって、入力された命
令が前記第１命令フォーマットである場合に、前記第１
レジスタファイルのレジスタアドレスを直接的に抽出す
る工程と、入力された命令が前記第２命令フォーマット
である場合に、前記第２レジスタファイルのレジスタア
ドレスを直接的に抽出する工程とを含むことを特徴とす
る。

【００２３】請求項４記載の発明は、前記請求項１、２
又は３記載の命令解読方法において、前記第１命令フォ
ーマットで記述される命令と前記第２命令フォーマット
で記述される命令とは、相互に変換しないことを特徴と
する。

【００２４】請求項５記載の発明の命令解読装置は、第
１レジスタファイルを指定領域とする第１命令フォーマ
ットで記述される命令と、前記第１レジスタファイルの
レジスタ及び拡張レジスタから構成される第２レジスタ
ファイルを指定領域とし且つ前記第１命令フォーマット
よりも最小命令語長が長い第２命令フォーマットで記述
される命令とを解読する命令解読装置であって、入力さ
れた命令が前記第１命令フォーマットである場合に、前
記第１レジスタファイルのレジスタアドレスを直接的に
抽出する第１レジスタアドレス抽出手段と、入力された
命令が前記第２命令フォーマットである場合に、前記第
２レジスタファイルのレジスタアドレスを直接的に抽出
する第２レジスタアドレス抽出手段とを含むことを特徴
とする。

【００２５】請求項６記載の発明は、前記請求項５記載
の命令解読装置において、前記第１命令フォーマットで
記述される命令には並列演算命令を含まず、前記第２命
令フォーマットで記述される命令には並列演算命令を含
むことを特徴とする。

【００２６】請求項７記載の発明の命令解読装置は、第
１レジスタファイルを指定領域とし且つ並列演算命令を
含まない第１命令フォーマットで記述される命令と、前
記第１レジスタファイルのレジスタ及び拡張レジスタか
ら構成される第２レジスタファイルを指定領域とし且つ
並列演算命令を含む第２命令フォーマットで記述される
命令とを解読する命令解読装置であって、入力された命
令が前記第１命令フォーマットである場合に、前記第１
レジスタファイルのレジスタアドレスを直接的に抽出す
る第１レジスタアドレス抽出手段と、入力された命令が
前記第２命令フォーマットである場合に、前記第２レジ
スタファイルのレジスタアドレスを直接的に抽出する第
２レジスタアドレス抽出手段とを含むことを特徴とす
る。

【００２７】請求項８記載の発明は、前記請求項５、６
又は７記載の命令解読装置において、前記第１命令フォ
ーマットで記述される命令と前記第２命令フォーマット
で記述される命令とは、相互に変換しないことを特徴と
する。

【００２８】請求項９記載の発明のデータ処理装置は、
第１及び第２の命令セットを実行するデータ処理装置で
あって、所定個のレジスタを持つレジスタファイルと、
他の所定個のレジスタを持つ拡張レジスタファイルとを
備え、前記第２の命令セットは、前記レジスタファイル
及び前記拡張レジスタファイルのレジスタを指定するこ
とができ、前記第２の命令セットは、前記レジスタファ
イルのみを有する別のデータ処理装置で実行される第１
の命令セットに並列演算命令を追加拡張したものであ
り、前記第１の命令セットは、前記レジスタファイルの
レジスタのみを指定することができることを特徴とす
る。

【００２９】請求項１０記載の発明は、前記請求項９記
載のデータ処理装置において、前記並列演算命令は、乗
算に関する命令であることを特徴とする。

【００３０】請求項１１記載の発明は、前記請求項１０
記載のデータ処理装置において、前記レジスタファイル
及び前記拡張レジスタファイルのレジスタアドレスを直
接的に抽出するレジスタアドレス抽出手段を含むことを
特徴とする。

【００３１】

【００３２】

【００３３】

【００３４】

【００３５】

【００３６】

【００３７】

【００３８】

【００３９】

【００４０】

【００４１】

【００４２】

【００４３】

【００４４】

【００４５】

【００４６】

【００４７】以上の構成により、請求項１ないし請求項
１１記載の発明では、第１の命令フォーマットで記述さ
れた命令では、第１のレジスタファイル内の個数の少な
いレジスタのみを指定するのに対し、第２の命令フォー
マットで記述された命令では、第２のレジスタファイル
内の多数のレジスタを指定し、これにより、これ等多数
のレジスタを用いた演算動作を１つの命令で記述できる
ので、メモリへのアクセス頻度が少なくなって、データ
処理が高速化することになる。

【００４８】以上のことから、プログラムサイズを有効
に小さくしながら、使用するレジスタの個数を増やし
て、データ処理の高速化を図ることが可能である。

【００４９】更に、請求項２、３、６、７、９及び１０
記載の発明では、並列演算命令を含まれるので、１つの
命令でこれ等複数の演算を並列に実行でき、データ処理
がより一層高速化する。

【００５０】

【００５１】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図２１を用いて説明する。先ず、データ処
理装置の構成を説明する前に、本実施の形態で使用する
３種の命令フォーマットについて説明する。

【００５２】図１６から図１９は、本実施の形態のアー
キテクチャに基づく第１の命令フォーマットの概要を示
す。

【００５３】前記第１の命令フォーマットは、最小命令
語長を１バイトとした可変長命令であり、レジスタアド
レス指定フィールド（レジスタ指定領域）としては、２
ビットのフィールドが使用される。従って、１つのレジ
スタアドレス指定フィールドで４個のレジスタが指定可
能である。本アーキテクチャでは、４個のアドレスレジ
スタと、４個のデータレジスタが定義される。命令動作
として、アドレスレジスタを使用するか、データレジス
タを使用するかを区別することにより、命令で前記合計
８個のレジスタを使用できるように構成される。

【００５４】図１６は、最小命令語長である１バイト目
の第１の命令フィールドが、オペレーション指定フィー
ルドと、任意の数のレジスタアドレス指定フィールドと
から構成される第１の命令フォーマット（１）のビット
割り付けを示したものである。以下、説明する。

【００５５】第１の命令フォーマット（１)-(a）は、第
１の命令フィールド内に２ビットのレジスタアドレス指
定フィールドを２フィールド含み、最小命令語長である
１バイトで構成される命令フォーマットであり、２つの
オペランドが指定可能な命令フォーマットである。

【００５６】第１の命令フォーマット（１)-(b）は、第
１の命令フィールド内に２ビットのレジスタアドレス指
定フィールドを２フィールド含み、更に付加情報フィー
ルドを追加して、合計２バイト以上の命令語長を持つ命
令フォーマットである。

【００５７】第１の命令フォーマット（１)-(c）は、第
１の命令フィールド内に２ビットのレジスタアドレス指
定フィールドを１つ含み、最小命令語長である１バイト
で構成される命令フォーマットであり、１つのオペラン
ドが指定可能な命令フォーマットである。

【００５８】第１の命令フォーマット（１)-(d）は、第
１の命令フィールド内に２ビットのレジスタアドレス指
定フィールドを１フィールド含み、更に付加情報フィー
ルドを追加した２バイト以上の命令語長を持つ命令フォ
ーマットである。

【００５９】第１の命令フォーマット（１)-(e）は、第
１の命令フィールド内にレジスタアドレス指定フィール
ドを含まず、最小命令語長である１バイトで構成される
命令フォーマットであり、アドレスを用いたオペランド
指定不可能な命令フォーマットである。

【００６０】第１の命令フォーマット（１)-(f）は、第
１の命令フィールド内にレジスタアドレス指定フィール
ドを含まず、更に付加情報フィールドを追加した２バイ
ト以上の命令語長を持つ命令フォーマットである。

【００６１】図１７は、図１６で示された個々のビット
割り付けについて、具体的な命令のリストの一部を示し
たものである。左側に命令のニーモニックを、右側に命
令の動作を各々示している。

【００６２】図１８は、最小命令語長である１バイト目
の第１の命令フィールドが命令語長指定フィールドから
なり、第２の命令フィールドが、オペレーション指定フ
ィールドと、任意の数のレジスタアドレス指定フィール
ドとから構成される第１の命令フォーマット（２）のビ
ット割り付けを示したものである。以下、詳細に説明す
る。

【００６３】第１の命令フォーマット（２)-(a）は、第
２の命令フィールド内に２ビットのレジスタアドレス指
定フィールドを２フィールド含み、２バイトで構成され
る命令フォーマットであり、２つのオペランドが指定可
能な命令フォーマットである。

【００６４】第１の命令フォーマット（２)-(b）は、第
２の命令フィールド内に２ビットのレジスタアドレス指
定フィールドを２フィールド含み、更に付加情報フィー
ルドを追加して、合計３バイト以上の命令語長を持つ命
令フォーマットである。

【００６５】第１の命令フォーマット（２)-(c）は、第
２の命令フィールド内に２ビットのレジスタアドレス指
定フィールドを１つ含み、２バイトで構成される命令フ
ォーマットであり、１つのオペランドが指定可能な命令
フォーマットである。

【００６６】第１の命令フォーマット（２)-(d）は、第
２の命令フィールド内に２ビットのレジスタアドレス指
定フィールドを１フィールド含み、更に付加情報フィー
ルドを追加した３バイト以上の命令語長を持つ命令フォ
ーマットである。

【００６７】第１の命令フォーマット（２)-(e）は、第
２の命令フィールド内にレジスタアドレス指定フィール
ドを含まず、２バイトで構成される命令フォーマットで
あり、アドレスを用いたオペランド指定が不可能な命令
フォーマットである。

【００６８】第１の命令フォーマット（２)-(f）は、第
２の命令フィールド内にレジスタアドレス指定フィール
ド含まず、更に付加情報フィールドを追加した３バイト
以上の命令語長を持つ命令フォーマットである。

【００６９】図１９は、図１８で示された個々のビット
割り付けについて、具体的な命令のリストの一部を示し
たものである。左側に命令のニーモニックを、右側に命
令の動作を各々示している。

【００７０】従って、前記図１６から図１９に示した第
１の命令フォーマットでは、第１の命令フィールドは、
第１から第Ｍの命令フィールドを最長命令語長Ｍとし
て、Ｎ命令語長（Ｎは１〜Ｍ間での整数）の可変長命令
を特定するものである。また、この第１の命令フォーマ
ットは、最小命令語長が１バイトであるという他にない
特徴を備えるので、プログラムサイズの縮小に適した命
令フォーマットとなっている。

【００７１】図２０は、本データ処理装置に備える第１
のレジスタファイル２２０を示す。この第１のレジスタ
ファイル２２０は、４個のアドレスレジスタＡ０〜Ａ３
と、４個のデータレジスタＤ０〜Ｄ３と、スタックポイ
ンタSP２２３と、内部のステータス情報及び制御情報を
保持するPSW(Processor Status Word)２２４と、プログ
ラムカウンタPC２２５とを含み、読み出しポートを２ポ
ート、書き込みポートを１ポート有する。即ち、同時に
２つのレジスタ（重複は可）の読み込みと、１つのレジ
スタの書き込みとを許す。

【００７２】更に、図２１は、前記第１のレジスタファ
イル２２０のアドレスレジスタＡ０〜Ａ３及びデータレ
ジスタＤ０〜Ｄ３へのアクセスについて、より詳細に示
した図である。同図は、命令の中で指定されるレジスタ
名と、レジスタアドレス指定フィールドで指定される命
令コードでのビット割付と、物理的なレジスタにアクセ
スするための物理的なレジスタ番号、及びアクセスする
対象となる物理的なレジスタ名を一覧にして示したもの
である。

【００７３】図２１に示すように、第１の命令フォーマ
ットにおいては、４個のアドレスレジスタＡ０〜Ａ３へ
アクセスするために命令内に指定される命令アドレス指
定フィールドと、４個のデータレジスタＤ０〜Ｄ３へア
クセスするために命令内に指定される命令アドレス指定
フィールドとは、全く同一である。即ち、レジスタのア
ドレスを指定するために２ビット命令アドレス指定フィ
ールドを使用し、命令動作そのものでアドレスレジスタ
にアクセスするか、データレジスタにアクセスするかを
区別させている。

【００７４】次に、本アーキテクチャの基本命令フォー
マットである前記図１６及び図１８の第１の命令フォー
マットに対して、追加拡張する第２の命令フォーマット
のビット割り付けを図１に、更に追加拡張する第３の命
令フォーマットのビット割付けを図３に示す。

【００７５】図１に示した第２の命令フォーマットのビ
ット割り付けは、最小命令語長である１バイト目の第１
の命令フィールドが命令語長指定フィールドからなり、
第２及び第３の命令フィールドが、オペレーション指定
フィールドと、任意の数のレジスタアドレス指定フィー
ルドとから構成される。第２の命令フォーマットにおけ
るレジスタアドレス指定フィールドは４ビットから構成
される。以下、説明する。

【００７６】図１において、第２の命令フォーマット
（a）は、第３の命令フィールド内に４ビットのレジス
タアドレス指定フィールドを２フィールド含み、３バイ
トで構成される命令フォーマットであり、２つのオペラ
ンドが指定可能な命令フォーマットである。

【００７７】第２の命令フォーマット（b）は、第３の
命令フィールド内に４ビットのレジスタアドレス指定フ
ィールドを２フィールド含み、更に付加情報フィールド
を追加して、合計４バイト以上の命令語長を持つ命令フ
ォーマットである。

【００７８】第２の命令フォーマット（c）は、第３の
命令フィールド内に４ビットのレジスタアドレス指定フ
ィールドを１つ含み、３バイトで構成される命令フォー
マットであり、１つのオペランドが指定可能な命令フォ
ーマットである。

【００７９】第２の命令フォーマット（d）は、第３の
命令フィールド内に４ビットのレジスタアドレス指定フ
ィールドを１フィールド含み、更に付加情報フィールド
を追加した４バイト以上の命令語長を持つ命令フォーマ
ットである。

【００８０】従って、前記第２の命令フォーマットにお
いても、第１の命令フィールドは、第１から第Ｍの命令
フィールドを最長命令語長Ｍとして、Ｎ命令語長（Ｎは
１〜Ｍ間での整数）の可変長命令を特定する。

【００８１】図２は、図１で示された個々のビット割り
付けについて、具体的な命令のリストの一部を示したも
のである。左側に命令のニーモニックを、右側に命令の
動作を各々示している。ニーモニックの中で、Rm、Rn、
又はRiは、レジスタアドレスの指定を表すが、指定でき
るレジスタとして、４個のアドレスレジスタＡ０〜Ａ
３、４個のデータレジスタＤ０〜Ｄ３、及び８個の拡張
レジスタＥ０〜Ｅ７から構成される１６個の汎用レジス
タである。詳細は、後にレジスタの構成と共に説明す
る。

【００８２】図３に示した第３の命令フォーマットのビ
ット割付けは、最小命令語長である１バイト目の第１の
命令フィールドが命令語長指定フィールドから成り、第
２の命令フィールドが４ビットの第１のオペレーション
指定フィールドと４ビットの第２のオペレーション指定
フィールドとから構成される。第３及び第４の命令フィ
ールドは、４ビットのレジスタアドレス指定フィールド
が２つ、又は４ビットのレジスタアドレス指定フィール
ドと４ビットのオペレーション指定フィールドとから構
成される。第３の命令フォーマットにおけるレジスタア
ドレス指定フィールドは、４ビットから構成される。こ
の第３の命令フォーマットで記述される命令の中の第２
の命令フィールドの第１及び第２のオペレーション指定
フィールドで指定されるを、以下、「ユニット」と定義
して、詳細に説明する。

【００８３】前記第３の命令フォーマットで記述される
命令を構成する各ユニットは、第２の命令フォーマット
で記述される命令のうち、特に使用頻度の高い命令で構
成される。これにより、第３の命令フォーマットでは、
第２の命令フォーマットに比べて、オペレーション指定
フィールドが８ビットから例えば４ビットへと縮小され
て、並列実行させる２つの操作を１対のオペレーション
指定フィールド内に記述することが可能になる。従っ
て、第３の命令フォーマットでは、記述できる操作の種
類は限定されるものの、そのコードサイズは、第２の命
令フォーマットで命令を記述する場合に比べて小さくな
る。

【００８４】図３において、第３の命令フォーマット
（a）は、４バイトで構成される命令フォーマットであ
って、第２の命令フィールドが４ビットの第１のオペレ
ーション指定フィールドと４ビットの第２のオペレーシ
ョンフィールドとから構成され、第３の命令フィールド
及び第４の命令フィールド内に４ビットのレジスタアド
レス指定フィールドを各々２フィールド含み、４つのオ
ペランドが指定可能な命令フォーマットである。

【００８５】第３の命令フォーマット（b）は、４バイ
トで構成される命令フォーマットであって、第２の命令
フィールドが４ビットの第１のオペレーション指定フィ
ールドと４ビットの第２のオペレーションフィールドと
から構成され、第３の命令フィールドは４ビットのレジ
スタアドレス指定フィールドと４ビットの第１のオペレ
ーション指定フィールドとから構成され、第４の命令フ
ィールドは４ビットのレジスタアドレス指定フィールド
２つから構成され、３つのオペランドが指定可能な命令
フォーマットである。

【００８６】第３の命令フォーマット（c）は、４バイ
トで構成される命令フォーマットであって、第２の命令
フィールドは４ビットの第１のオペレーション指定フィ
ールドと４ビットの第２のオペレーションフィールドと
から構成され、第３の命令フィールドは４ビットのレジ
スタアドレス指定フィールド２つから構成され、第４の
命令フィールドは４ビットのレジスタアドレス指定フィ
ールドと４ビットの第２のオペレーション指定フィール
ドとから構成され、３つのオペランドが指定可能な命令
フォーマットである。

【００８７】第３の命令フォーマット（d）は、４バイ
トで構成される命令フォーマットであって、第２の命令
フィールドは４ビットの第１のオペレーション指定フィ
ールドと４ビットの第２のオペレーションフィールドと
から構成され、第３の命令フィールドは４ビットのレジ
スタアドレス指定フィールドと４ビットの第１のオペレ
ーション指定フィールドとから構成され、第４の命令フ
ィールドは４ビットのレジスタアドレス指定フィールド
と４ビットの第２のオペレーション指定フィールドとか
ら構成され、２つのオペランドが指定可能な命令フォー
マットである。

【００８８】第３の命令フォーマット（e）は、４バイ
トで構成される命令フォーマットであって、第２の命令
フィールドは４ビットの第１のオペレーション指定フィ
ールドと４ビットの第２のオペレーションフィールドと
から構成され、第３の命令フィールドは４ビットのレジ
スタアドレス指定フィールド２つから構成され、第４の
命令フィールドは４ビットの第１のオペレーション指定
フィールドと４ビットの第２のオペレーション指定フィ
ールドとから構成され、２つのオペランドが指定可能な
命令フォーマットである。

【００８９】ここで、第３の命令フォーマットの第２の
命令フィールドの第１のオペレーション指定フィールド
で指定される第１のユニットと、第２のオペレーション
指定フィールドで指定される第２のユニットとは、図２
に示した第２の命令フォーマット(a)で記述される命
令、又は第２の命令フォーマット(d)で示される命令の
即値のビット幅を４ビットに限定した第２の命令フォー
マットの命令から構成される。

【００９０】従って、前記第３の命令フォーマットで
は、第１の命令フィールドは、第１から第４の命令フィ
ールドの４命令語長の可変長命令を特定する。

【００９１】図４は、前記図３で示された個々のビット
割り付けについて具体的な命令のリストの一部を示した
ものである。左側に命令のニーモニックを、右側に命令
の動作を各々示している。ニーモニックの中で、Rm1、R
n1、Rm2又はRn2と示されたものは、レジスタアドレスの
指定を表すが、指定できるレジスタとしては、アドレス
レジスタＡ０〜Ａ３、データレジスタＤ０〜Ｄ３、拡張
レジスタＥ０〜Ｅ７から構成される１６個の汎用レジス
タである。また、imm4は４ビットの即値を示している。
更に、Rm1、Rn1は第２の命令フィールドの第１のオペレ
ーション指定フィールドで指定される第１のユニットで
使用され、Rm2、Rn2は第２の命令フィールドの第２のオ
ペレーション指定フィールドで指定される第２のユニッ
トで使用される。詳細は、以下の動作説明と共に説明す
る。

【００９２】図５は、本発明における実施の形態のデー
タ処理装置の全体構成を示すブロック図である。

【００９３】このデータ処理装置は、命令フェッチステ
ージ（ＩＦステージ）、解読及びレジスタ読み出しステ
ージ（ＤＥＣステージ）、実行ステージ（ＥＸステー
ジ）、メモリアクセスステージ（ＭＥＭステージ）、レ
ジスタ書き込みステージ（ＷＢステージ）の５つのステ
ージからなる５段パイプライン構造を成している。

【００９４】図５において、１０１はプログラムを格納
する命令メモリ、１０２は前記命令メモリ１０１から前
記第１又は第２又は第３の命令フォーマットで特定され
る可変長命令を読み出す命令フェッチ部、１０３は命令
フェッチ部１０２を介して読み出された可変長命令を格
納する命令レジスタである。

【００９５】１１０は、前記命令レジスタ１０３に格納
された可変長命令を受け、この可変長命令を解読する命
令解読器であって、以下の回路部を持つ。

【００９６】即ち、命令解読器１１０内において、１１
１は、命令レジスタ１０３に格納された可変長命令を解
読し、命令フォーマットが第１のフォーマットであるか
第２のフォーマットであるか第３のフォーマットである
かを判定する命令型判定部（識別手段）、１１２は命令
レジスタ１０３に格納された可変長命令が第１の命令フ
ォーマットであるとして、２ビットのレジスタアドレス
フィールドを抽出する第１のレジスタアドレス抽出部、
１１３は、第１のレジスタアドレス抽出部１１２により
抽出されたレジスタアドレスフィールドの値を４ビット
のレジスタファイルの番号に変換するレジスタアドレス
変換部、１１４は、命令レジスタ１０３に格納された可
変長命令が第２の命令フォーマットであるとして、４ビ
ットのレジスタアドレスフィールドを抽出する第２のレ
ジスタアドレス抽出部、１１５は命令レジスタ１０３に
格納された可変長命令が第３の命令フォーマットである
として、４ビットのレジスタアドレスフィールドを抽出
し、第１のユニットのレジスタアドレスを第１のレジス
タアドレスセレクタ１１７に供給し、第２のユニットの
レジスタアドレスを第２のレジスタアドレスセレクタ１
１８に供給する第３のレジスタアドレス抽出部である。

【００９７】１１６は命令レジスタ１０３に格納された
可変長命令を受け、命令解読を行い、演算部に供給する
制御信号を生成するオペレーション解読部、１１７は命
令型判定部１１１の判定結果に従って、レジスタアドレ
ス変換部１１３からの出力、第２のレジスタアドレス抽
出部１１４からの出力、又は第３のレジスタアドレス抽
出部１１５からの出力を選択的に出力する第１のレジス
タアドレスセレクタ、１１８は前記第２のレジスタアド
レス抽出部１１４からの出力、又は第３のレジスタアド
レス抽出部１１５からの出力を選択的に出力する第２の
レジスタアドレスセレクタである。尚、本実施の形態で
は、レジスタアドレス変換部１１３は、抽出されたレジ
スタアドレスを命令フォーマットの種類に拘わらず変換
しているが、命令型判定部１１１の判定動作が早期に終
了する場合には、第１の命令フォーマットであると判定
された命令の場合にのみアドレス変換を行うように構成
してもよいのは勿論である。

【００９８】レジスタファイル（第２のレジスタファイ
ル）１２０は、前記図２０に示した第１のレジスタファ
イル２２０を含み、更に、８個の拡張レジスタＥ０〜Ｅ
７を追加して、合計１６個の汎用レジスタＡ０〜Ａ３、
Ｄ０〜Ｄ３、Ｅ０〜Ｅ７を備える。これ等のレジスタの
アドレスは、第１の命令フォーマット又は第２の命令フ
ォーマットの命令の場合、前記命令解読器１１０の第１
のレジスタアドレスセレクタ１１７から入力され、更に
第３の命令フォーマットの命令の場合は、第２のレジス
タアドレスセレクタ１１８からも入力される。この第２
のレジスタファイル１２０は、前記図２０に示した第１
のレジスタファイル２２０とは、８個の拡張レジスタＥ
０〜Ｅ７を備える点でのみ異なる。他の４個のアドレス
レジスタＡ０〜Ａ３、及び４個のデータレジスタＤ０〜
Ｄ３は両レジスタファイル１２０、２２０で共用され
る。

【００９９】１３１、１３２、１３４、１３５は、各
々、レジスタファイル１２０からの出力を格納するＥＸ
ステージのパイプラインレジスタＥ０レジスタ、Ｅ１レ
ジスタ、Ｅ２レジスタ、Ｅ３レジスタ、１３３はＥ０レ
ジスタ１３１及びＥ１レジスタ１３２の内容を用いて算
術論理演算を実行する演算器、１３６はＥ２レジスタ１
３４及びＥ３レジスタ１３５の内容を用いて算術論理演
算を実行する演算器である。また、１４１は演算器１３
３からの出力を格納するＭＥＭステージのパイプライン
レジスタであるＭ０レジスタ、１４２は演算器１３６か
らの出力を格納するＭＥＭステージのパイプラインレジ
スタであるＭ１レジスタ、１４３はＭ０レジスタ１４１
又はＭ１レジスタ１４２の内容でデータを格納するデー
タメモリ、１５１はデータメモリ１４３からの出力を格
納するＷＢステージのパイプラインレジスタであるＷ０
レジスタ、１５２はデータメモリ１４３からの出力を格
納するＷＢステージのパイプラインレジスタであるＷ１
レジスタである。

【０１００】図６は、前記第２のレジスタファイル１２
０を取り出して示したものである。更に、そのうちの汎
用レジスタ部分へのアクセスについてより詳細に示した
ものが図７及び図８である。

【０１０１】図７は、第１の命令フォーマットで定義さ
れた命令を実行する際に、命令の中で指定されるレジス
タ名と、レジスタアドレス指定フィールドで指定される
命令コード上でのビット割り付けと、物理的なレジスタ
にアクセスするための物理的なレジスタ番号、及び、ア
クセスする対象となる物理的なレジスタ名を一覧にして
示したものである。第１の命令フォーマットでは、レジ
スタ指定フィールドは２ビットしかないが、汎用レジス
タは１６個で４ビットのアドレスでアクセスする必要が
ある関係から、アドレスの変換をする必要がある。例え
ば、アドレスレジスタＡ０をアクセスする際には、物理
的なアドレス番号として“１０００”が、データレジス
タＤ１をアクセスする際には、物理的なアドレス番号と
して、“１１０１”を生成し、汎用レジスタファイル１
２１に出力する必要がある。

【０１０２】図８は、第２の命令フォーマットで定義さ
れた命令を実行する際に、命令の中で指定されるレジス
タ名と、レジスタアドレス指定フィールドで指定される
命令コード上でのビット割り付けと、物理的なレジスタ
にアクセスするための物理的なレジスタ番号、及び、ア
クセスする対象となる物理的なレジスタ名を一覧にして
示したものである。第２の命令フォーマットでは、４ビ
ットのレジスタアドレス指定フィールドを有しているの
で、その４ビットをそのまま、物理的なレジスタ番号と
して指定することになる。

【０１０３】以上のように構成された本実施の形態のデ
ータ処理装置について、以下、図５から図８を用いて、
その動作を説明する。

【０１０４】図５の命令型判定部１１１に供給された命
令は第１の命令フィールドの特定のビットをデコードす
ることにより、その命令が第１の命令フォーマットか第
２の命令フォーマットか第３の命令フォーマットかを判
断し、各々のフォーマットに応じて、制御信号を生成す
る。この命令フォーマットの種類の識別を以下具体的に
説明する。

【０１０５】図２４は命令フォーマットの具体例を示
す。同図において、第１の命令フォーマット(1)はS0、S
1、S2、S4、S6の５通りがあり、１バイトのオペレーシ
ョンコードOPのみの最小のものと、オペレーションコー
ドOPの後に８、１６、３２又は４８の即値imm、変位d、
又は絶対absが配置される２、３、５及び７バイトのも
のとがある。第１の命令フォーマット(2)はD0、D1、D
2、D4、D5の５通りがあり、２バイトのオペレーション
コードOPのみの最小のものと、８、１６、３２又は４０
の即値imm、変位d、又は絶対absが配置される３、４、
６及び７バイトのものとがある。更に、第２の命令フォ
ーマットはT0、T1、T3、T4の４通りがあり、３バイトの
オペレーションコードOPのみの最小のものと、８、２４
又は３２の即値imm、変位d、又は絶対absが配置される
４、６、及び７バイトのものとがある。第３の命令フォ
ーマットはQ0の１通りであり、４バイトのオペレーショ
ンコードOPのみである。図２４に示した命令フォーマッ
トでは、オペレーションコードOPのみに着目すると、第
２の命令フォーマットT0〜T4の命令フィールドの数(３
個)は、第１の命令フォーマット(1)S0〜S6の数(１個)及
び第１の命令フォーマット(2)D0〜D5の数(２個)よりも
多い。また、第３の命令フォーマットQ0の命令フィール
ドの数(４個)は、第２の命令フォーマットT0〜T4の数よ
りも多い。第１の命令フォーマット(1)及び(2)では、少
ない領域で記述でき且つ頻繁に使用する命令が割り当て
られる。一方、第２の命令フォーマットでは、比較的多
い領域を用いて記述され且つさほど使用されない命令が
割り当てられる。

【０１０６】図２４に示した可変長命令体系では、その
種類S0〜S6、D0〜D5、T0〜T4、Q0別に、第１バイトのビ
ットコードが同図に示すように割り当てられる。従っ
て、この第１バイトのビットコードを認識することによ
り、受けた命令のフォーマットが第１、第２又は第３の
命令フォーマットかを一意に識別することができる。
尚、本実施の形態では、第１バイトのビットコードのみ
で命令フォーマットの種類を識別するが、本発明はこれ
に限定されず、例えば第１バイトに加えて第２バイトの
第４ビット（下位ニブルの最上位ビット）等をも利用し
て識別したり、第１バイトの全体ではなくその一部で識
別したり、更には第１バイトに限らず、予め決めた所定
バイト目の全体又は一部で命令フォーマットの種類を識
別してもよい。

【０１０７】先ず、第１の命令フォーマットにおけるMO
V A0,D0 という命令を、実行する際のタイミングを含
めて説明する。この命令は、アドレスレジスタＡ０の内
容を読み出してデータレジスタＤ０に格納するというレ
ジスタ間転送の命令である。

【０１０８】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０１０９】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第１の命令フォーマットによる命令であるこ
とを出力する。第１のレジスタアドレス抽出部１１２
は、ソースのレジスタアドレスとしてアドレスレジスタ
“００”を、格納先のアドレスとしてデータレジスタの
レジスタアドレス“００”を抽出する。レジスタアドレ
ス変換部１１３は、アドレスレジスタのアドレス“０
０”を４ビットのアドレス“１０００”に、データレジ
スタのアドレス“００”を４ビットのアドレス“１１０
０”に変換する。第１のレジスタアドレスセレクタ１１
７は、命令型判定部１１１からの制御信号に応じて、レ
ジスタアドレス変換部１１３から出力されるアドレスを
レジスタファイル１２０に出力する。オペレーション解
読部１１６は、アドレスレジスタＡ０からデータレジス
タＤ０へのレジスタ間転送命令であることを解読し、そ
の制御信号を生成する。

【０１１０】レジスタファイル１２０からは、ソースの
オペランドとして、物理アドレス“１０００”に対応し
たアドレスレジスタＡ０の内容が読み出され、Ｅ０レジ
スタ１３１に格納される。

【０１１１】＜ＥＸステージ＞Ｅ０レジスタ１３１に格
納されたデータが演算器１３３をスルーして、Ｍ０レジ
スタ１４１に格納される。

【０１１２】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータがデータメモリ１４３をスルーして、
Ｗ０レジスタ１５１に格納される。

【０１１３】＜ＷＢステージ＞Ｗ０レジスタに格納され
たデータが、物理アドレス“１１００”に対応したデー
タレジスタＤ０に書き込まれる。

【０１１４】以上説明したような動作により、第１の命
令フォーマットによる命令が実行可能となる。

【０１１５】続いて、第２の命令フォーマットにおける
MOV A0,E7 という命令を、実行する際のタイミングを
含めて説明する。この命令は、アドレスレジスタＡ０の
内容を読み出して拡張レジスタＥ７に格納するというレ
ジスタ間転送の命令である。

【０１１６】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０１１７】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第２の命令フォーマットによる命令であるこ
とを出力する。第２のレジスタアドレス抽出部１１４
は、ソースのレジスタアドレスとして“１０００”を、
格納先のアドレスとしてレジスタアドレス“０１１１”
を抽出する。第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、第２
のレジスタアドレス抽出部１１４から出力されるアドレ
スをレジスタファイル１２０に出力する。オペレーショ
ン解読部１１６は、アドレスレジスタＡ０から拡張レジ
スタＥ７へのレジスタ間転送命令であることを解読し、
その制御信号を生成する。

【０１１８】レジスタファイル１２０からは、ソースの
オペランドとして、物理アドレス“１０００”に対応し
たアドレスレジスタＡ０の内容が読み出され、Ｅ０レジ
スタ１３１に格納される。

【０１１９】＜ＥＸステージ＞Ｅ０レジスタ１３１に格
納されたデータが演算器１３３をスルーして、Ｍ０レジ
スタ１４１に格納される。

【０１２０】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータがデータメモリ１４３をスルーして、
Ｗ０レジスタ１５１に格納される。

【０１２１】＜ＷＢステージ＞Ｗ０レジスタに格納され
たデータが、物理アドレス“０１１１”に対応した拡張
レジスタＥ７に書き込まれる。

【０１２２】以上説明したような動作により、第２の命
令フォーマットによる命令が実行可能となる。

【０１２３】更に、第３の命令フォーマットにおける
MOV#MOV E5,E6,E4,E7 という命令を実行する際のタイミ
ングを含めて説明する。この命令は、拡張レジスタＥ５
の内容を読み出して拡張レジスタＥ６に格納し、同時に
拡張レジスタＥ４の内容を読み出して拡張レジスタＥ７
に格納するという並列レジスタ間転送命令である。

【０１２４】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０１２５】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第３の命令フォーマットによる命令であるこ
とを出力する。

【０１２６】第３のレジスタアドレス抽出部１１５は、
第１の転送命令のソースのレジスタアドレスとして“０
１０１”と、格納先のアドレスとしてレジスタアドレス
“０１１０”とを抽出する。更に、第２の転送命令のソ
ースのレジスタアドレスとして“０１００”と、格納先
のアドレスとしてレジスタアドレス“０１１１”とを抽
出する。

【０１２７】第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、第３
のレジスタアドレス抽出部１１５から出力される第１の
アドレスをレジスタファイル１２０に出力する。更に、
レジスタアドレスセレクタ１１８は命令型判定部１１１
からの制御信号に応じて、第３のレジスタアドレス抽出
部１１５から出力される第２のアドレスをレジスタファ
イル１２０に出力する。

【０１２８】オペレーション解読部１１６は、拡張レジ
スタＥ５から拡張レジスタＥ６及び拡張レジスタＥ４か
ら拡張レジスタＥ７への並列レジスタ間転送のＶＬＩＷ
命令であることを解読し、制御信号を生成する。

【０１２９】レジスタファイル１２０からは、第１のソ
ースのオペランドとして、物理アドレス“０１０１”に
対応した拡張レジスタＥ５の内容が読み出され、Ｅ０レ
ジスタ１３１に格納される。同時に、第２のソースのオ
ペランドとして、物理アドレス“０１００”に対応した
拡張レジスタＥ４の内容が読み出され、Ｅ２レジスタ１
３４に格納される。

【０１３０】＜ＥＸステージ＞Ｅ０レジスタ１３１に格
納されたデータが演算器１３３をスルーしてＭ０レジス
タ１４１に格納され、同時に、Ｅ２レジスタ１３１に格
納されたデータが演算器１３６をスルーしてＭ１レジス
タ１４２に格納される。

【０１３１】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータがデータメモリ１４３をスルーしてＷ
０レジスタ１５１に格納され、同時にＭ１レジスタ１４
２に格納されたデータがデータメモリ１４３をスルーし
てＷ１レジスタ１５２に格納される。

【０１３２】＜ＷＢステージ＞Ｗ０レジスタ１５１に格
納されたデータが、物理アドレス“０１１０”に対応し
た拡張レジスタＥ６に書き込まれ、同時にＷ１レジスタ
１５２に格納されたデータが、物理アドレス“０１１
１”に対応した拡張レジスタＥ７に書き込まれる。

【０１３３】以上説明したような動作により、第３の命
令フォーマットによる命令が実行される。

【０１３４】これ等の説明により明確なように、本実施
の形態のデータ処理装置は、第１の命令フォーマットと
第２の命令フォーマットと更に第３の命令フォーマット
とで記述された各命令を、モード等の切り替えなく、何
れも実行可能であり、コードサイズ縮小に最適化された
命令セットに対して、その上位互換性を保持しながら、
使用できるレジスタ数を大幅に拡張したデータ処理装置
となっている。

【０１３５】次に、第１の命令フォーマットによる命令
と第２の命令フォーマットによる命令との使い方につい
て、例を上げて説明する。

【０１３６】図９にＣ言語で書かれたプログラムの短い
例を示す。変数ａの内容を変数ｂの内容と加算して変数
ａに格納し、変数ｃの内容を変数ｄの内容と加算して変
数ｃに格納するという簡単なものである。

【０１３７】このプログラムが第１の命令フォーマット
の命令にコンパイルされた結果の例を、図１０、図１１
及び図１２に示す。

【０１３８】図１０は、データレジスタに全ての変数が
割り当てられた場合の命令列であり、変数ａをデータレ
ジスタＤ０に、変数ｂをデータレジスタＤ１に、変数ｃ
をデータレジスタＤ２に、変数ｄをデータレジスタＤ３
に割り付けできた場合の命令列である。この場合は、２
つの加算命令で実現可能であるが、元々４個しかデータ
レジスタが存在しないため、全てがレジスタに割り付け
られることは難しい。

【０１３９】図１１は、データメモリ上のスタック領域
に各変数が割り付けられた場合の命令列であり、変数ａ
を（ＳＰ＋＃４）に、変数ｂを（ＳＰ＋＃８）に、変数
ｃを（ＳＰ＋＃１２）に、変数ｄを（ＳＰ＋＃１６）に
割り付けできた場合の命令列である。この場合は、２つ
の加算命令に加えて、メモリレジスタ間でのデータ転送
命令（命令１、命令２、命令４、命令５、命令６、命令
８）が発生し、大きく処理性能を落とすことになる。

【０１４０】図１２は、図１１の場合に、加算に使用し
ているデータレジスタＤ０、データレジスタＤ１の内容
を退避、復帰するためのデータ転送命令（命令１、命令
２、命令１１、命令１２）が追加されたものであり、非
破壊レジスタしか使用できない場合は、このような命令
列になる。

【０１４１】これに対して、図１３は、第２の命令フォ
ーマットを使用して、拡張レジスタに全ての変数を割り
付けた場合の命令列を示している。変数ａを拡張レジス
タＥ０に、変数ｂを拡張レジスタＥ１に、変数ｃを拡張
レジスタＥ２に、変数ｄを拡張レジスタＥ３に割り付け
できた場合の命令列である。この場合は、２つの加算命
令で実現可能となる。拡張レジスタにも数量的な制限が
存在するために、常に拡張レジスタで十分なレジスタを
確保できるとは限らないが、使用可能なレジスタ数が大
きく増加することにより、レジスタ数が少ないためにメ
モリアクセスが頻発して性能を落とすことが少なくな
る。従って、信号処理のように多くのレジスタを必要と
するアプリケーションプログラムを短時間で実行しよう
とする場合には、拡張レジスタＥ０〜Ｅ７を追加すると
共に、第２の命令フォーマットの命令を使用することに
より、メモリとのアクセス回数を少なく制限できて、処
理性能の向上を図ることができる。

【０１４２】しかも、本実施の形態では、同一のレジス
タに対して、第１の命令フォーマットで指定するアドレ
スと、第２の命令フォーマットで指定するアドレスとが
異なっていても、第１の命令フォーマットで指定するア
ドレスを変換して、前記第２の命令フォーマットで指定
するアドレスに一致させたので、拡張レジスタを追加し
てレジスタ数を増加させた場合であっても、第１の命令
フォーマットを使用できて、完全な上位互換性を保持し
ながら、第２の命令フォーマットを使用できて、レジス
タの追加に柔軟に対応できるという顕著な効果も得られ
る。

【０１４３】次に、第３の命令フォーマットによる命令
の使い方について、例を挙げて説明する。

【０１４４】図１４に第３の命令フォーマットの命令を
使用せずに記述したソフトモデム等のメディア処理に用
いられるＦＩＲフィルタの主要部のプログラムを示す。
オペランド部の右に各々の命令のコードサイズを示して
いる。

【０１４５】命令１は第１の命令フォーマットのレジス
タ-メモリ間のハーフワード転送命令（ストア）を示
し、命令２は第２の命令フォーマットのハーフワードス
ワップ（入れ換え）命令を、命令３は第２の命令フォー
マットのレジスタ-メモリ間のハーフワード転送命令
（ストア）を示し、命令４は第２の命令フォーマットの
ハーフワード並列累積積和演算命令を、命令５は第２の
命令フォーマットの減算命令、命令６及び命令７は第２
の命令フォーマットのメモリ-レジスタ間の転送命令
（ロード）、命令８は第１の命令フォーマットの条件分
岐命令を各々示している。

【０１４６】以下、詳細にその動作タイミングについて
述べる。

【０１４７】命令１ MOVH D0,(#-6,A3) は、第１の命
令フォーマットにおける命令でデータレジスタＤ０の値
を、アドレスレジスタＡ３に格納されたアドレス値から
“６”を引いたメモリアドレスに格納するというレジス
タ-メモリ間転送（ストア）の命令である。

【０１４８】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０１４９】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第１の命令フォーマットによる命令であるこ
とを出力する。第１のレジスタアドレス抽出部１１２
は、ソースのデータアドレスとして、データレジスタの
アドレス“００”とアドレスレジスタのアドレス”１
１”とを抽出する。レジスタアドレス変換部１１３は、
データレジスタのアドレス“００”を４ビットのアドレ
ス“１１００”に、アドレスレジスタのアドレス“１
１”を４ビットのアドレス“１０１１”に変換する。

【０１５０】第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、レジ
スタアドレス変換部１１３から出力されるデータレジス
タの４ビットのアドレス“１１００”と、アドレスレジ
スタの４ビットのアドレス“１０１１”とを、レジスタ
ファイル１２０に出力する。

【０１５１】オペレーション解読部１１６は、データレ
ジスタＤ０の値を、アドレスレジスタＡ３に格納された
アドレス値から“６”を引いたメモリアドレスに格納す
るというレジスタ-メモリ間転送（ストア）の命令であ
ることを解読し、その制御信号を生成する。

【０１５２】レジスタファイル１２０からは、ソースの
オペランドとして、物理アドレス“１１００”に対応し
たデータレジスタＤ０の内容が読み出され、その内容が
Ｅ０レジスタ１３１に格納されると共に、物理アドレス
“１０１１”に対応したアドレスレジスタＡ３の内容が
読み出され、その内容がＥ１レジスタ１３２に格納され
る。

【０１５３】＜ＥＸステージ＞Ｅ０レジスタ１３１に格
納されたデータが演算器１３３をスルーして、Ｍ０レジ
スタ１４１に格納され、Ｅ１レジスタ１３２に格納され
たアドレスは、オペレーション解読部１１６からの制御
信号によって“６”だけ減算処理され、その演算結果を
データメモリ１４３のアドレス入力部に出力する。

【０１５４】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータが、演算器１３３の演算結果で得られ
たアドレス値のデータメモリ１４３に格納される。

【０１５５】＜ＷＢステージ＞オペレーションはない。

【０１５６】命令２ SWHW E0,E2 は、第２の命令フォ
ーマットにおける命令で拡張レジスタＥ０の上位ハーフ
ワードと下位ハーフワードとを入れ換えたデータを拡張
レジスタＥ２に格納する命令である。

【０１５７】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０１５８】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第２の命令フォーマットによる命令であるこ
とを出力する。第２のレジスタアドレス抽出部１１４
は、ソースのデータアドレスとして”００００”を、格
納先のアドレスとしてレジスタアドレス“００１０”を
抽出する。

【０１５９】第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、第２
のレジスタアドレス抽出部１１４から出力されるアドレ
スをレジスタファイル１２０に出力する。オペレーショ
ン解読部１１６は、拡張レジスタＥ０の上位ハーフワー
ドと下位ハーフワードを入れ換えたデータを拡張レジス
タＥ２に格納する命令であることを解読し、その制御信
号を生成する。

【０１６０】レジスタファイル１２０からは、ソースの
オペランドとして、物理アドレス“００００”に対応し
た拡張レジスタＥ０の内容が読み出され、この内容がＥ
０レジスタ１３１に格納される。

【０１６１】＜ＥＸステージ＞Ｅ０レジスタ１３１に格
納されたデータを入力とし、演算器１３３はオペレーシ
ョン解読部１１６から供給される制御信号を元に、その
上位ハーフワードと下位ハーフワードとを入れ換えたデ
ータを生成し、その結果をＭ０レジスタ１４１に格納す
る。

【０１６２】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータがデータメモリ１４３をスルーし、Ｗ
０レジスタ１５１に格納される。

【０１６３】＜ＷＢステージ＞Ｗ０レジスタ１５１に格
納されたデータが読み出され、このデータが、レジスタ
ファイル１２０の第２のレジスタアドレス抽出部１１２
が出力する格納先アドレス”００１０”に格納される。

【０１６４】命令３ MOVH E2,(#-4,A3) は、第２の命
令フォーマットにおける命令で拡張レジスタＥ２の値
を、アドレスレジスタＡ３に格納されたアドレス値から
“４”を引いたメモリアドレスに格納するというレジス
タ-メモリ間転送（ストア）の命令である。

【０１６５】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０１６６】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第２の命令フォーマットによる命令であるこ
とを出力する。第１のレジスタアドレス抽出部１１２
は、ソースのデータアドレスとしてアドレスレジスタの
アドレス”１１”を抽出する。第２のレジスタアドレス
抽出部１１４は、ソースのデータアドレスとして拡張レ
ジスタのアドレス”００１０”を抽出する。レジスタア
ドレス変換部１１３は、アドレスレジスタのアドレス
“１１”を４ビットのアドレス“１０１１”に変換す
る。

【０１６７】第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、レジ
スタアドレス変換部１１３から出力されるアドレスレジ
スタの４ビットのアドレス“１０１１”と、拡張レジス
タの４ビットのアドレス“００１０”とを、レジスタフ
ァイル１２０に出力する。

【０１６８】オペレーション解読部１１６は、拡張レジ
スタＥ２の値を、アドレスレジスタＡ３に格納されたア
ドレス値から“４”を引いたメモリアドレスに格納する
というレジスタ-メモリ間転送（ストア）の命令である
ことを解読し、その制御信号を生成する。

【０１６９】レジスタファイル１２０からは、ソースの
オペランドとして、物理アドレス“００１０”に対応し
た拡張レジスタＥ２の内容が読み出され、その内容がＥ
０レジスタ１３１に格納されると共に、物理アドレス
“１０１１”に対応したアドレスレジスタＡ３の内容が
読み出され、その内容がＥ１レジスタ１３２に格納され
る。

【０１７０】＜ＥＸステージ＞Ｅ０レジスタ１３１に格
納されたデータが演算器１３３をスルーして、Ｍ０レジ
スタ１４１に格納され、Ｅ１レジスタ１３２に格納され
たアドレスは、オペレーション解読部１１６からの制御
信号によって“４”だけ減算処理され、その演算結果を
データメモリ１４３のアドレス入力部に出力する。

【０１７１】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータが、演算器１３３の演算結果で得られ
たアドレス値のデータメモリ１４３に格納される。

【０１７２】＜ＷＢステージ＞オペレーションはない。

【０１７３】命令４ DMACH E6,E1 は、第２の命令フ
ォーマットにおける命令で拡張レジスタＥ６の上位ハー
フワードと拡張レジスタＥ１の上位ハーフワードとの乗
算結果と、拡張レジスタＥ６の下位ハーフワードと拡張
レジスタＥ１の下位ハーフワードとの乗算結果とを加算
し、その加算結果を拡張レジスタＥ１に累算する演算命
令である。

【０１７４】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０１７５】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第２の命令フォーマットによる命令であるこ
とを出力する。第２のレジスタアドレス抽出部１１４
は、ソースのデータアドレスとして”０１１０”を、格
納先のアドレスとしてレジスタアドレス“０００１”を
抽出する。

【０１７６】第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、第２
のレジスタアドレス抽出部１１４から出力されるアドレ
スをレジスタファイル１２０に出力する。オペレーショ
ン解読部１１６は、拡張レジスタＥ６の上位ハーフワー
ドと拡張レジスタＥ１の上位ハーフワードとの乗算結果
と、拡張レジスタＥ６の下位ハーフワードと拡張レジス
タＥ１の下位ハーフワードとの乗算結果とを加算し、そ
の加算結果を拡張レジスタＥ１に累算する演算命令であ
ることを解読し、その制御信号を生成する。

【０１７７】レジスタファイル１２０からは、ソースの
オペランドとして物理アドレス“０１１０”に対応した
拡張レジスタＥ６の内容が読み出され、その内容がＥ０
レジスタ１３１に格納され、ソースのオペランドとして
物理アドレス”０００１”に対応した拡張レジスタＥ１
の内容が読み出される。

【０１７８】＜ＥＸステージ＞演算器１３３において、
Ｅ０レジスタ１３１に格納されたデータの上位ハーフワ
ードとＥ１レジスタ１３２に格納されたデータの上位ハ
ーフワードとが抽出され、これ等の乗算が実行され、同
時に、Ｅ０レジスタ１３１に格納されたデータの下位ハ
ーフワードとＥ１レジスタ１３２に格納されたデータの
下位ハーフワードとが抽出され、これ等の乗算が実行さ
れ、この２つの乗算結果とＥ１レジスタ１３２に格納さ
れたデータとの加算が実行され、その加算結果がＭ０レ
ジスタ１４１に格納される。

【０１７９】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータがデータメモリ１４３をスルーし、Ｗ
０レジスタ１５１に格納される。

【０１８０】＜ＷＢステージ＞Ｗ０レジスタ１５１に格
納されたデータが読み出され、このデータが、レジスタ
ファイル１２０の第２のレジスタアドレス抽出部１１４
が出力する格納先アドレス”０００１”に格納される。

【０１８１】命令5 SUB 1,E3 は、第２の命令フォー
マットにおける命令で拡張レジスタＥ３に格納された値
から“１”の減算を実行し、その演算結果を拡張レジス
タＥ３に格納する演算命令である。

【０１８２】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０１８３】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第２の命令フォーマットによる命令であるこ
とを出力する。第２のレジスタアドレス抽出部１１４
は、ソースのデータアドレスとして”００１１”を、格
納先のアドレスとしてレジスタアドレス“００１１”を
抽出する。

【０１８４】第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、第２
のレジスタアドレス抽出部１１４から出力されるアドレ
スをレジスタファイル１２０に出力する。オペレーショ
ン解読部１１６は、拡張レジスタＥ３から“１”だけ減
算する演算命令であることを解読し、その制御信号を生
成する。

【０１８５】レジスタファイル１２０からは、ソースの
オペランドとして、物理アドレス“００１１”に対応し
た拡張レジスタＥ３の内容が読み出され、その内容がＥ
０レジスタ１３１に格納される。

【０１８６】＜ＥＸステージ＞演算器１３３において、
Ｅ０レジスタ１３１に格納されたデータが読み出され、
“１”の減算が実行され、その結果がＭ０レジスタ１４
１に格納される。

【０１８７】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータがデータメモリ１４３をスルーし、Ｗ
０レジスタ１５１に格納される。

【０１８８】＜ＷＢステージ＞Ｗ０レジスタ１５１に格
納されたデータが読み出され、このデータが、レジスタ
ファイル１２０の第２のレジスタアドレス抽出部１１４
が出力する格納先アドレス”００１１”に格納される。

【０１８９】命令6 MOV (#4,E4+),E6 は、第２の命令
フォーマットにおける命令で拡張レジスタＥ４で示され
るメモリアドレスからデータを読み出し、このデータを
拡張レジスタＥ６に格納し、データ格納後、拡張レジス
タＥ４の値を“４”だけ加算するポストインクリメント
メモリ-レジスタ間転送命令である。

【０１９０】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０１９１】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第２の命令フォーマットによる命令であるこ
とを出力する。第２のレジスタアドレス抽出部１１４
は、ソースのデータアドレスとして”０１００”を、格
納先のアドレスとしてレジスタアドレス“０１１０”を
抽出する。

【０１９２】第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、第２
のレジスタアドレス抽出部１１４から出力されるアドレ
スをレジスタファイル１２０に出力する。オペレーショ
ン解読部１１６は、拡張レジスタＥ４で示されるメモリ
アドレスからデータを読み出し、このデータを拡張レジ
スタＥ６に格納し、データ格納後、拡張レジスタＥ４の
値を“４”だけ加算するポストインクリメントメモリ-
レジスタ間転送命令であることを解読し、その制御信号
を生成する。

【０１９３】レジスタファイル１２０からは、ソースの
オペランドとして物理アドレス”０１００”に対応した
拡張レジスタＥ４の内容が読み出され、この内容がＥ０
レジスタ１３１に格納される。

【０１９４】＜ＥＸステージ＞演算器１３３において、
Ｅ０レジスタ１３１に格納されたデータが読み出され、
このデータをオペレーション解読部１１６からの制御信
号によってデータメモリ１４３のアドレス入力部に出力
する。また、“４”の加算を実行し、その結果がＭ０レ
ジスタ１４１に格納される。

【０１９５】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータがデータメモリ１４３をスルーし、Ｗ
０レジスタ１５１に格納される。また、オペレーション
解読部１１６からの制御信号により、指定されるメモリ
アドレスのデータメモリ１４３からデータを読み出し、
Ｗ０レジスタ１５１に格納する。

【０１９６】＜ＷＢステージ＞Ｗ０レジスタ１５１に格
納されたデータが読み出され、このデータが、レジスタ
ファイル１２０の第２のレジスタアドレス抽出部１１４
が出力する格納先アドレス”０１１０”に格納される。

【０１９７】命令７ MOV (#4,E5+),E1 は、第２の命
令フォーマットにおける命令で拡張レジスタＥ５で示さ
れるメモリアドレスからデータを読み出して、拡張レジ
スタＥ１に格納し、データ格納後、拡張レジスタＥ５の
値を“４”だけ加算するポストインクリメントメモリ-
レジスタ間転送命令である。

【０１９８】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０１９９】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第２の命令フォーマットによる命令であるこ
とを出力する。第２のレジスタアドレス抽出部１１４
は、ソースのデータアドレスとして”０１０１”を、格
納先のアドレスとしてレジスタアドレス“０００１”を
抽出する。

【０２００】第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、第２
のレジスタアドレス抽出部１１４から出力されるアドレ
スをレジスタファイル１２０に出力する。オペレーショ
ン解読部１１６は、拡張レジスタＥ５で示されるメモリ
アドレスからデータを読み出し、このデータを拡張レジ
スタＥ１に格納し、このデータ格納後、拡張レジスタＥ
５の値を“４”だけ加算するポストインクリメントメモ
リ-レジスタ間転送命令であることを解読し、その制御
信号を生成する。

【０２０１】レジスタファイル１２０からは、ソースの
オペランドとして物理アドレス”０１０１”に対応した
拡張レジスタＥ５の内容が読み出され、この内容がＥ０
レジスタ１３１に格納される。

【０２０２】＜ＥＸステージ＞演算器１３３において、
Ｅ０レジスタ１３１に格納されたデータが読み出され、
このデータが、オペレーション解読部１１６からの制御
信号によってデータメモリ１４３のアドレス入力部に出
力される。また、“４”の加算を実行し、その結果がＭ
０レジスタ１４１に格納される。

【０２０３】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータがデータメモリ１４３をスルーし、Ｗ
０レジスタ１５１に格納される。また、オペレーション
解読部１１６からの制御信号によって、指定されるメモ
リアドレスのデータメモリ１４３からデータを読み出
し、このデータをＷ０レジスタ１５１に格納する。

【０２０４】＜ＷＢステージ＞Ｗ０レジスタ１５１に格
納されたデータが読み出され、このデータは、レジスタ
ファイル１２０の第２のレジスタアドレス抽出部１１４
が出力する格納先アドレス”０００１”に格納される。

【０２０５】命令8 LGE は、第１の命令フォーマット
における命令で前記命令４で実行された減算命令の結果
が“０”以上の値の場合には、前記命令１の前に示され
るLOOP番地にプログラムカウンタ１２４の値を変更し、
ループ命令を実行する命令である。

【０２０６】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０２０７】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第１の命令フォーマットによる命令であるこ
とを出力する。オペレーション解読部１１６はループ命
令であることを解読し、その制御信号を生成する。

【０２０８】オペレーション制御部１１６から出力され
る制御信号に基づいてレジスタファイル１２０内のプロ
グラムカウンタ１２４の値がＥ０レジスタ１３１に格納
される。

【０２０９】＜ＥＸステージ＞演算器１３３において、
Ｅ０レジスタ１３１に格納されたデータが読み出され、
オペレーション解読部１１６から出力される制御信号に
基づいて、ループの飛び先アドレス値がＭ０レジスタ１
４１に格納される。

【０２１０】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータがデータメモリ１４３をスルーし、Ｗ
０レジスタ１５１に格納される。

【０２１１】＜ＷＢステージ＞Ｗ０レジスタ１５１に格
納されたデータが、レジスタファイル１２０内のプログ
ラムカウンタ１２４に格納される。

【０２１２】以上、図１４で示した命令において、命令
３及び命令５は４バイト命令、命令１、命令２、命令
４、命令６及び命令７は３バイト命令、命令８は１バイ
ト命令である。図１４で示した命令はトータルで２４バ
イトのコードサイズとなっている。

【０２１３】図１５は、前記図１４に示した命令を第３
の命令フォーマットを用いて書き換えた命令を示してい
る。図１４の命令４及び命令５をマージして命令４”DM
ACH#SUB”に、図１４の命令７及び命令８をマージして
命令６”MOV#LGE”に各々置き換えている。

【０２１４】図１５で示した命令は、各々、命令１は第
１の命令フォーマットのメモリへのハーフワード転送命
令を示し、命令２は第２の命令フォーマットのハーフワ
ードスワップ（入れ換え）命令を、命令３は第２の命令
フォーマットのメモリへのハーフワード転送命令を示
し、命令４はハーフワード並列積和演算命令及び即値減
算命令の並列実行命令を、命令５は第２の命令フォーマ
ットのメモリからの転送命令を、命令６はメモリからの
データ転送及びと条件分岐の並列実行命令を示してい
る。

【０２１５】以下、詳細にその動作タイミングについて
述べる。

【０２１６】命令１ MOVH D0,(#-6,A3) は、第１の命
令フォーマットにおける命令でデータレジスタＤ０の値
を、アドレスレジスタＡ３に格納されたアドレス値から
“６”を引いたメモリアドレスに格納するというレジス
タ-メモリ間転送（ストア）の命令である。

【０２１７】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０２１８】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第１の命令フォーマットによる命令であるこ
とを出力する。第１のレジスタアドレス抽出部１１２
は、ソースのデータアドレスとしてデータレジスタのア
ドレス“００”とアドレスレジスタのアドレス”１１”
とを抽出する。レジスタアドレス変換部１１３は、デー
タレジスタのアドレス“００”を４ビットのアドレス
“１１００”に、アドレスレジスタのアドレス“１１”
を４ビットのアドレス“１０１１”に各々変換する。

【０２１９】第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、レジ
スタアドレス変換部１１３から出力されるデータレジス
タの４ビットのアドレス“１１００”と、アドレスレジ
スタの４ビットのアドレス“１０１１”とを、レジスタ
ファイル１２０に出力する。

【０２２０】オペレーション解読部１１６は、データレ
ジスタＤ０の値を、アドレスレジスタＡ３に格納された
アドレス値から“６”を引いたメモリアドレスに格納す
るというレジスタ-メモリ間転送（ストア）の命令であ
ることを解読し、その制御信号を生成する。

【０２２１】レジスタファイル１２０からは、ソースの
オペランドとして、物理アドレス“１１００”に対応し
たデータレジスタＤ０の内容が読み出され、その内容が
Ｅ０レジスタ１３１に格納され、物理アドレス“１０１
１”に対応したアドレスレジスタＡ３の内容が読み出さ
れ、その内容がＥ１レジスタ１３２に格納される。

【０２２２】＜ＥＸステージ＞Ｅ０レジスタ１３１に格
納されたデータが演算器１３３をスルーして、Ｍレジス
タ１４１に格納され、Ｅ１レジスタ１３２に格納された
アドレスは、オペレーション解読部１１６からの制御信
号によって“６”だけ減算処理され、その演算結果をデ
ータメモリ１４３のアドレス入力部に出力する。

【０２２３】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータが、演算器１３３の演算結果で得られ
たアドレス値のデータメモリ１４３に格納される。

【０２２４】＜ＷＢステージ＞オペレーションはない。

【０２２５】命令２ SWHW E0,E2 は、第２の命令フォ
ーマットにおける命令で拡張レジスタＥ０の上位ハーフ
ワードと下位ハーフワードとを入れ換えたデータを拡張
レジスタＥ２に格納する命令である。

【０２２６】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０２２７】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第２の命令フォーマットによる命令であるこ
とを出力する。第２のレジスタアドレス抽出部１１４
は、ソースのデータアドレスとして”００００”を、格
納先のアドレスとしてレジスタアドレス“００１０”を
抽出する。

【０２２８】第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、第２
のレジスタアドレス抽出部１１４から出力されるアドレ
スをレジスタファイル１２０に出力する。オペレーショ
ン解読部１１６は、拡張レジスタＥ０の上位ハーフワー
ドと下位ハーフワードとを入れ換えたデータを拡張レジ
スタＥ２に格納する命令であることを解読し、その制御
信号を生成する。

【０２２９】レジスタファイル１２０からは、ソースの
オペランドとして、物理アドレス“００００”に対応し
た拡張レジスタＥ０の内容が読み出され、その内容がＥ
０レジスタ１３１に格納される。

【０２３０】＜ＥＸステージ＞演算器１３３は、Ｅ０レ
ジスタ１３１に格納されたデータを入力とし、演算器１
３３はオペレーション解読部１１６から供給される制御
信号を元に、その上位ハーフワードと下位ハーフワード
とを入れ換えたデータを生成し、その結果をＭ０レジス
タ１４１に格納する。

【０２３１】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータがデータメモリ１４３をスルーし、Ｗ
０レジスタ１５１に格納される。

【０２３２】＜ＷＢステージ＞Ｗ０レジスタ１５１に格
納されたデータが読み出され、このデータがレジスタフ
ァイル１２０の第２のレジスタアドレス抽出部１１４が
出力する格納先アドレス”００１０”に格納される。

【０２３３】命令３ MOVH E2,(#-4,A3) は、第２の命
令フォーマットにおける命令で拡張レジスタＥ２の値
を、アドレスレジスタＡ３に格納されたアドレス値から
“４”を引いたメモリアドレスに格納するというレジス
タ->メモリ間転送（ストア）の命令である。

【０２３４】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０２３５】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第２の命令フォーマットによる命令であるこ
とを出力する。第１のレジスタアドレス抽出部１１２
は、ソースのデータアドレスとしてアドレスレジスタの
アドレス”１１”を抽出する。第２のレジスタアドレス
抽出部１１４は、ソースのデータアドレスとして拡張レ
ジスタのアドレス”００１０”を抽出する。レジスタア
ドレス変換部１１３は、アドレスレジスタのアドレス
“１１”を４ビットのアドレス“１０１１”に変換す
る。

【０２３６】第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、レジ
スタアドレス変換部１１３から出力されるアドレスレジ
スタの４ビットのアドレス“１０１１”と、拡張レジス
タの４ビットのアドレス“００１０”とを、レジスタフ
ァイル１２０に出力する。

【０２３７】オペレーション解読部１１６は、拡張レジ
スタＥ２の値を、アドレスレジスタＡ３に格納されたア
ドレス値から“４”を引いたメモリアドレスに格納する
というレジスタ-メモリ間転送（ストア）の命令である
ことを解読し、その制御信号を生成する。

【０２３８】レジスタファイル１２０からは、ソースの
オペランドとして、物理アドレス“００１０”に対応し
た拡張レジスタＥ２の内容が読み出され、その内容がＥ
０レジスタ１３１に格納され、物理アドレス“１０１
１”に対応したアドレスレジスタＡ３の内容が読み出さ
れ、その内容がＥ１レジスタ１３２に格納される。

【０２３９】＜ＥＸステージ＞Ｅ０レジスタ１３１に格
納されたデータが演算器１３３をスルーして、Ｍ０レジ
スタ１４１に格納され、Ｅ１レジスタ１３２に格納され
たアドレスは、オペレーション解読部１１６からの制御
信号によって“４”だけ減算処理され、その演算結果を
データメモリ１４３のアドレス入力部に出力する。

【０２４０】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータが、演算器１３３の演算結果で得られ
たアドレス値のデータメモリ１４３に格納される。

【０２４１】＜ＷＢステージ＞オペレーションはない。

【０２４２】命令4 DMACH#SUB E6,E1,1,E3 は、第３の
命令フォーマットにおける命令で拡張レジスタＥ６の上
位ハーフワードと拡張レジスタＥ１の上位ハーフワード
との乗算結果と、拡張レジスタＥ６の下位ハーフワード
と拡張レジスタＥ１の下位ハーフワードとの乗算結果と
を加算し、その加算結果を拡張レジスタＥ１に累算する
ユニットと、拡張レジスタＥ３から“１”だけ減算する
ユニットとから構成され、これ等のユニットを並列に実
行する命令である。

【０２４３】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０２４４】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第３の命令フォーマットによる命令であるこ
とを出力する。第２のレジスタアドレス抽出部１１４
は、ソースのデータアドレスとして”０１１０”を、格
納先のアドレスとしてレジスタアドレス“０００１”を
抽出する。また、第３のレジスタアドレス抽出部１１５
は、ソース及び格納先のデータアドレスとして、”００
１１”を抽出する。

【０２４５】第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、第２
のレジスタアドレス抽出部１１４から出力されるアドレ
スをレジスタファイル１２０に出力する。オペレーショ
ン解読部１１６は、拡張レジスタＥ０の上位ハーフワー
ドと拡張レジスタＥ１の上位ハーフワードとの乗算結果
と、拡張レジスタＥ６の下位ハーフワードと拡張レジス
タＥ１の下位ハーフワードとの乗算結果とを加算し、そ
の加算結果を拡張レジスタＥ１に累算する演算命令であ
ることを解読し、その制御信号を生成する。

【０２４６】レジスタファイル１２０からは、ソースの
オペランドとして、物理アドレス“０１１０”に対応し
た拡張レジスタＥ６の内容が読み出され、その内容がＥ
０レジスタ１３１に格納され、ソースのオペランドとし
て、物理アドレス”０００１”に対応した拡張レジスタ
Ｅ１の内容がＥ１レジスタ１３２に読み出される。ま
た、並行して、レジスタファイル１２０からは、ソース
のオペランドとして、物理アドレス”００１１”に対応
した拡張レジスタＥ３の値がＥ２レジスタ１３４に読み
出される。

【０２４７】＜ＥＸステージ＞演算器１３３において、
Ｅ０レジスタ１３１に格納されたデータの上位ハーフワ
ードとＥ１レジスタ１３２に格納されたデータの上位ハ
ーフワードとが抽出され、それ等の乗算が実行され、同
時に、Ｅ０レジスタ１３１に格納されたデータの下位ハ
ーフワードとＥ１レジスタ１３２に格納されたデータの
下位ハーフワードとが抽出され、それ等の乗算が実行さ
れ、この２つの乗算結果と、Ｅ１レジスタ１３２に格納
されたデータとの加算が実行され、その結果がＭ０レジ
スタ１４１に格納される。また、並行して、Ｅ２レジス
タ１３４に格納されたデータから、“１”の減算を実行
し、その減算結果をＭ１レジスタ１４２に格納する。

【０２４８】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータがデータメモリ１４３をスルーし、Ｗ
０レジスタ１５１に格納されると共に、Ｍ１レジスタ１
４２に格納されたデータがデータメモリ１４３をスルー
し、Ｗ１レジスタに格納される。

【０２４９】＜ＷＢステージ＞Ｗ０レジスタ１５１に格
納されたデータが読み出され、このデータが、レジスタ
ファイル１２０の第２のレジスタアドレス抽出部１１４
が出力する格納先アドレス”０００１”に格納され、こ
れに並行して、Ｗ１レジスタ１５２に格納されたデータ
が読み出され、このデータが、レジスタファイル１２０
の第３のレジスタアドレス抽出部１１５が出力する格納
先アドレス”００１１”に格納される。

【０２５０】命令5 MOV (#4,E4+),E6 は、第２の命令
フォーマットにおける命令で拡張レジスタＥ４で示され
るメモリアドレスからデータを読み出し、このデータを
拡張レジスタＥ６に格納し、データ格納後、拡張レジス
タＥ４の値を“４”だけ加算するポストインクリメント
メモリ-レジスタ間転送命令である。

【０２５１】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０２５２】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第２の命令フォーマットによる命令であるこ
とを出力する。第２のレジスタアドレス抽出部１１４
は、ソースのデータアドレスとして”０１００”を、格
納先のアドレスとしてレジスタアドレス“０１１０”を
抽出する。

【０２５３】第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、第２
のレジスタアドレス抽出部１１４から出力されるアドレ
スをレジスタファイル１２０に出力する。オペレーショ
ン解読部１１６は、拡張レジスタＥ４で示されるメモリ
アドレスからデータを読み出し、このデータを拡張レジ
スタＥ６に格納し、データ格納後、拡張レジスタＥ４の
値を“４”だけ加算するポストインクリメントメモリ-
レジスタ間転送命令であることを解読し、その制御信号
を生成する。

【０２５４】レジスタファイル１２０からは、ソースの
オペランドとして、物理アドレス”０１００”に対応し
た拡張レジスタＥ４の内容が読み出され、その内容がＥ
０レジスタ１３１に格納される。

【０２５５】＜ＥＸステージ＞演算器１３３において、
Ｅ０レジスタ１３１に格納されたデータが読み出され、
このデータを、オペレーション解読部１１６からの制御
信号によってデータメモリ１４３のアドレス入力部に出
力する。また、“４”の加算を実行し、その結果がＭ０
レジスタ１４１に格納される。

【０２５６】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータがデータメモリ１４３をスルーし、Ｗ
０レジスタ１５１に格納される。また、オペレーション
解読部１１６からの制御信号によって、指定されるメモ
リアドレスのデータメモリ１４３からデータを読み出
し、このデータをＷ０レジスタ１５１に格納する。

【０２５７】＜ＷＢステージ＞Ｗ０レジスタ１５１に格
納されたデータが読み出され、レジスタファイル１２０
の第２のレジスタアドレス抽出部１１４が出力する格納
先アドレス”０１１０”に格納される。

【０２５８】命令6 MOV#LGE (#4,E5+),E1 は、第３の
命令フォーマットにおける命令で拡張レジスタＥ５で示
されるメモリアドレスからデータを読み出し、このデー
タを拡張レジスタＥ１に格納し、データ格納後、拡張レ
ジスタＥ５の値を“４”だけ加算するポストインクリメ
ントメモリ-レジスタ間転送命令であるユニットと、前
記命令４で実行された減算命令の結果が“０”以上の値
の場合には、前記命令１の前に示されるLOOP番地にプロ
グラムカウンタ１２４の値を変更するループ命令である
ユニットとを並列に実行する命令である。

【０２５９】＜ＩＦステージ＞命令フェッチ部１０２が
命令メモリ１０１から命令を読み出して、命令レジスタ
１０３に格納する。

【０２６０】＜ＤＥＣステージ＞命令型判定部１１１
は、命令レジスタ１０３に格納された命令を解読して、
この命令が第３の命令フォーマットによる命令であるこ
とを出力する。第２のレジスタアドレス抽出部１１４
は、ソースのデータアドレスとして”０１０１”を、格
納先のアドレスとしてレジスタアドレス“０００１”を
抽出する。

【０２６１】第１のレジスタアドレスセレクタ１１７
は、命令型判定部１１１からの制御信号に応じて、第２
のレジスタアドレス抽出部１１４から出力されるアドレ
スをレジスタファイル１２０に出力する。オペレーショ
ン解読部１１６は、拡張レジスタＥ５で示されるメモリ
アドレスからデータを読み出し、このデータを拡張レジ
スタＥ１に格納し、データ格納後、拡張レジスタＥ５の
値を“４”だけ加算するポストインクリメントメモリ-
レジスタ間転送命令であることを解読し、その制御信号
を生成する。

【０２６２】レジスタファイル１２０からは、ソースの
オペランドとして、物理アドレス”０１０１”に対応し
た拡張レジスタＥ５の内容が読み出され、この内容がＥ
０レジスタ１３１に格納される。

【０２６３】更に、オペレーション解読部１１６は、も
う一方のユニットがループ命令であることを解読し、そ
の制御信号を生成する。

【０２６４】オペレーション制御部１１６から出力され
る制御信号に基づいて、レジスタファイル１２０内のプ
ログラムカウンタ１２４の値がＥ２レジスタ１３４に格
納される。

【０２６５】＜ＥＸステージ＞演算器１３３において、
Ｅ０レジスタ１３１に格納されたデータが読み出され、
このデータを、オペレーション解読部１１６からの制御
信号によってデータメモリ１４３のアドレス入力部に出
力する。また、“４”の加算を実行し、その結果がＭ０
レジスタ１４１に格納される。

【０２６６】演算器１３６において、Ｅ２レジスタ１３
４に格納されたデータが読み出され、オペレーション解
読部１１６から出力される制御信号に基づいてループの
飛び先アドレス値がＭ１レジスタ１４２に格納される。

【０２６７】＜ＭＥＭステージ＞Ｍ０レジスタ１４１に
格納されたデータがデータメモリ１４３をスルーし、Ｗ
０レジスタ１５１に格納される。また、オペレーション
解読部１１６からの制御信号によって、指定されるメモ
リアドレスのデータメモリ１４３からデータを読み出
し、このデータをＷ０レジスタ１５１に格納する。

【０２６８】Ｍ１レジスタ１４２に格納されたデータが
データメモリ１４３をスルーし、Ｗ１レジスタ１５２に
格納される。

【０２６９】＜ＷＢステージ＞Ｗ０レジスタ１５１に格
納されたデータが読み出され、このデータが、レジスタ
ファイル１２０の第２のレジスタアドレス抽出部１１４
が出力する格納先アドレス”０００１”に格納される。

【０２７０】Ｗ１レジスタ１５２に格納されたデータ
は、レジスタファイル１２０内のプログラムカウンタ１
２４に格納される。

【０２７１】図１５で示した命令において、命令３及び
命令５は４バイト命令、命令１及び命令２は３バイト命
令、命令４は４バイト命令、命令６は４バイト命令を示
している。図１５で示した命令はトータルで２２バイト
のコードサイズとなっている。

【０２７２】このように、本実施の形態で示した第３の
命令フォーマットを持つ命令により、コードサイズが２
４バイトから２２バイトへとコードサイズの縮小を図れ
ることが示された。更には、図１４から図１５へ命令を
変更することにより、命令の数も８命令から６命令に削
減でき、実行性能の向上も実現されることが示されてい
る。

【０２７３】尚、本発明は、以上で説明した実施の形態
のデータ処理装置に限られないことは勿論である。例え
ば、本実施の形態では、アドレスレジスタ及びデータレ
ジスタを拡張したが、汎用レジスタを拡張してもよい。
また、本実施の形態では、アドレスレジスタを４個、デ
ータレジスタを４個、拡張レジスタを８個として説明し
たが、レジスタの個数は何個でもよい。更に、本実施の
形態では、第１の命令フォーマットで第１のレジスタフ
ァイル２２０を指定し、第２の命令フォーマットで第１
のレジスタファイル２２０を含んだ第２のレジスタファ
イル１２０を指定したが、本発明はこれに限定されず、
第２のレジスタファイルのレジスタ数を第１のレジスタ
ファイルのレジスタ数よりも多くし、第２の命令フォー
マットでこの第２のレジスタファイルのみを指定し、第
１のレジスタファイルは指定しない構成としても良い。

【０２７４】また、第３の命令フォーマットとして、２
つのユニットを並列実行する命令のフォーマットを採用
したが、２つのユニットに限定されず、３つ以上のユニ
ットを並列実行する命令のフォーマットとしてもよいの
は勿論である。

【０２７５】

【発明の効果】以上説明したように、請求項１ないし請
求項１１記載の発明によれば、第１の命令フォーマット
と、この命令フォーマットよりも多数のレジスタを指定
できる第２の命令フォーマットとを使用し、これ等の命
令フォーマットを用いた命令を混在させつつ、解読し
て、実行するので、プログラムサイズを有効に小さくし
つつ、１つの命令で多数のレジスタを用いた動作を実行
できて、信号処理等のデータ処理の処理速度を高速化で
きる。

【０２７６】更に、請求項２、３、６、７、９及び１０
記載の発明によれば、並列演算命令を含ませて、１つの
命令で複数の演算を並列に実行でき、データ処理を一層
高速化できると共に、プログラムサイズの更なる縮小が
実現できる。

【０２７７】

【図面の簡単な説明】

【図１】本発明の実施の形態によるデータ処理装置の第
２の命令フォーマットを示す図である。

【図２】同データ処理装置の第２の命令フォーマットの
命令のリストの一部を示す図である。

【図３】本発明の実施の形態によるデータ処理装置の第
３の命令フォーマットを示す図である。

【図４】同データ処理装置の第３の命令フォーマットの
命令のリストの一部を示す図である。

【図５】同データ処理装置の全体構成を示すブロック図
である。

【図６】同データ処理装置のレジスタファイルの構成を
示すブロック図である。

【図７】同データ処理装置において、第１の命令フォー
マットの命令実行時のレジスタファイルのレジスタ番号
を示す図である。

【図８】同データ処理装置において、第２の命令フォー
マットの命令の実行時のレジスタファイルのレジスタ番
号を示す図である。

【図９】Ｃ言語で記載したプログラムの一例を示す図で
ある。

【図１０】図９のプログラムを第１の命令フォーマット
を用いてコンパイルした第１の例を示す図である。

【図１１】図９のプログラムを第１の命令フォーマット
を用いてコンパイルした第２の例を示す図である。

【図１２】図９のプログラムを第１の命令フォーマット
を用いてコンパイルした第３の例を示す図である。

【図１３】図９のプログラムを第２の命令フォーマット
を用いてコンパイルした例を示す図である。

【図１４】本発明の実施の形態による第３の命令フォー
マットの命令を使用せず記述したＦＩＲフィルタ処理の
プログラムを示す図である。

【図１５】本発明の実施の形態による第３の命令フォー
マットの命令を使用して図１４で記述したＦＩＲフィル
タ処理プログラムを書き換えたプログラムを示す図であ
る。

【図１６】本発明の実施の形態によるデータ処理装置の
第１の命令フォーマット（１）を示す図である。

【図１７】同データ処理装置の第１の命令フォーマット
（１）の命令のリストの一部示す図である。

【図１８】同データ処理装置の第１の命令フォーマット
（２）を示す図である。

【図１９】同データ処理装置の第１の命令フォーマット
（２）の命令のリストの一部示す図である。

【図２０】同データ処理装置において、第１のレジスタ
ファイルの構成を示すブロック図である。

【図２１】同データ処理装置の第１の命令フォーマット
の命令の実行時のレジスタファイルのレジスタ番号を示
す図である。

【図２２】従来のデータ処理装置の命令フォーマットを
示す図である。

【図２３】従来のデータ処理装置の命令デコーダ周辺の
要部構成を示すブロック図である。

【図２４】本発明の実施の形態で用いる第１、第２及び
第３の命令フォーマットの具体例を示す図である。

【符号の説明】

１０１ 命令メモリ １０２ 命令フェッチ部 １０３ 命令レジスタ １１０ 命令解読器 １１１ 命令型判定部（識別手段） １１２ 第１のレジスタアドレス抽出部 １１３ レジスタアドレス変換部 １１４ 第２のレジスタアドレス抽出部 １１５ 第３のレジスタアドレス抽出部 １１６ オペレーション解読部 １１７ 第１のレジスタアドレスセレクタ １２０ レジスタファイル（第２のレジスタ
ファイル） １２１ 汎用レジスタ １２２ スタックポインタ １２３ Processor Status Word １２４ プログラムカウンター Ｅ０〜Ｅ７ 拡張レジスタ １３３、１３６ 演算器 ２２０ 第１のレジスタファイル

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−150633（ＪＰ，Ａ) 特開 平３−147021（ＪＰ，Ａ) 特開 平８−286911（ＪＰ，Ａ) 特開 平７−175651（ＪＰ，Ａ) 特開 平５−204635（ＪＰ，Ａ) 特開 平５−46383（ＪＰ，Ａ) 特表 平９−512651（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 9/30 - 9/36 G06F 9/40 - 9/42

Claims (11)

(57)【特許請求の範囲】
1. 【請求項１】 第１レジスタファイルを指定領域とする
   第１命令フォーマットで記述される命令と、前記第１レ
   ジスタファイルのレジスタ及び拡張レジスタから構成さ
   れる第２レジスタファイルを指定領域とし且つ前記第１
   命令フォーマットよりも最小命令語長が長い第２命令フ
   ォーマットで記述される命令とを解読する命令解読方法
   であって、 入力された命令が前記第１命令フォーマットである場合
   に、前記第１レジスタファイルのレジスタアドレスを直
   接的に抽出する工程と、 入力された命令が前記第２命令フォーマットである場合
   に、前記第２レジスタファイルのレジスタアドレスを直
   接的に抽出する工程とを含むことを特徴とする命令解読
   方法。
2. 【請求項２】 前記第１命令フォーマットで記述される
   命令には並列演算命令を含まず、 前記第２命令フォーマットで記述される命令には並列演
   算命令を含むことを特徴とする請求項１記載の命令解読
   方法。
3. 【請求項３】 第１レジスタファイルを指定領域とし且
   つ並列演算命令を含まない第１命令フォーマットで記述
   される命令と、前記第１レジスタファイルのレジスタ及
   び拡張レジスタから構成される第２レジスタファイルを
   指定領域とし且つ並列演算命令を含む第２命令フォーマ
   ットで記述される命令とを解読する命令解読方法であっ
   て、 入力された命令が前記第１命令フォーマットである場合
   に、前記第１レジスタファイルのレジスタアドレスを直
   接的に抽出する工程と、 入力された命令が前記第２命令フォーマットである場合
   に、前記第２レジスタファイルのレジスタアドレスを直
   接的に抽出する工程とを含むことを特徴とする命令解読
   方法。
4. 【請求項４】 前記第１命令フォーマットで記述される
   命令と前記第２命令フォーマットで記述される命令と
   は、相互に変換しないことを特徴とする請求項１、２又
   は３記載の命令解読方法。
5. 【請求項５】 第１レジスタファイルを指定領域とする
   第１命令フォーマットで記述される命令と、前記第１レ
   ジスタファイルのレジスタ及び拡張レジスタから構成さ
   れる第２レジスタファイルを指定領域とし且つ前記第１
   命令フォーマットよりも最小命令語長が長い第２命令フ
   ォーマットで記述される命令とを解読する命令解読装置
   であって、 入力された命令が前記第１命令フォーマットである場合
   に、前記第１レジスタファイルのレジスタアドレスを直
   接的に抽出する第１レジスタアドレス抽出手段と、 入力された命令が前記第２命令フォーマットである場合
   に、前記第２レジスタファイルのレジスタアドレスを直
   接的に抽出する第２レジスタアドレス抽出手段とを含む
   ことを特徴とする命令解読装置。
6. 【請求項６】 前記第１命令フォーマットで記述される
   命令には並列演算命令を含まず、 前記第２命令フォーマットで記述される命令には並列演
   算命令を含むことを特徴とする請求項５記載の命令解読
   装置。
7. 【請求項７】 第１レジスタファイルを指定領域とし且
   つ並列演算命令を含まない第１命令フォーマットで記述
   される命令と、前記第１レジスタファイルのレジスタ及
   び拡張レジスタから構成される第２レジスタファイルを
   指定領域とし且つ並列演算命令を含む第２命令フォーマ
   ットで記述される命令とを解読する命令解読装置であっ
   て、 入力された命令が前記第１命令フォーマットである場合
   に、前記第１レジスタファイルのレジスタアドレスを直
   接的に抽出する第１レジスタアドレス抽出手段と、 入力された命令が前記第２命令フォーマットである場合
   に、前記第２レジスタファイルのレジスタアドレスを直
   接的に抽出する第２レジスタアドレス抽出手段とを含む
   ことを特徴とする命令解読装置。
8. 【請求項８】 前記第１命令フォーマットで記述される
   命令と前記第２命令フォーマットで記述される命令と
   は、相互に変換しないことを特徴とする請求項５、６又
   は７記載の命令解読装置。
9. 【請求項９】 第１及び第２の命令セットを実行するデ
   ータ処理装置であって、 所定個のレジスタを持つレジスタファイルと、 他の所定個のレジスタを持つ拡張レジスタファイルとを
   備え、 前記第２の命令セットは、前記レジスタファイル及び前
   記拡張レジスタファイルのレジスタを指定することがで
   き、 前記第２の命令セットは、前記レジスタファイルのみを
   有する別のデータ処理装置で実行される第１の命令セッ
   トに並列演算命令を追加拡張したものであり、 前記第１の命令セットは、前記レジスタファイルのレジ
   スタのみを指定することができることを特徴とするデー
   タ処理装置。
10. 【請求項１０】 前記並列演算命令は、乗算に関する命
    令であることを特徴とする請求項９記載のデータ処理装
    置。
11. 【請求項１１】 前記レジスタファイル及び前記拡張レ
    ジスタファイルのレジスタアドレスを直接的に抽出する
    レジスタアドレス抽出手段を含むことを特徴とする請求
    項１０記載のデータ処理装置。