JP3901670B2 - データ処理装置 - Google Patents
データ処理装置 Download PDFInfo
- Publication number
- JP3901670B2 JP3901670B2 JP2003290766A JP2003290766A JP3901670B2 JP 3901670 B2 JP3901670 B2 JP 3901670B2 JP 2003290766 A JP2003290766 A JP 2003290766A JP 2003290766 A JP2003290766 A JP 2003290766A JP 3901670 B2 JP3901670 B2 JP 3901670B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- register
- address
- format
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Description
本発明はＣＰＵ又はマイクロプロセッサ等と称されるデータ処理装置の改良に関し、より詳細には、プログラムの小型化に適した命令セットを有するデータ処理装置に関する。
近年の半導体技術とプロセッサアーキテクチャ技術の進展に伴い、ＣＰＵと呼ばれるプログラム制御可能なデータ処理装置の性能は著しく向上している。このＣＰＵは、その応用分野によって、大きく２つに分類することができる。第１は汎用マイクロプロセッサであり、第２は各種制御機器や民生用途に用いられる組み込み用マイクロコントローラーである。第１の汎用マイクロプロセッサにおいて、最も重要視される項目は性能の向上であり、性能の向上を図るために、様々な技術が用いられている。これに対し、組み込み用マイクロコントローラーにおいては、性能向上も大きな項目の一つであるが、それにも増して、この性能向上に低コスト及び低消費電力を加えたこれ等３つの項目がバランスよく実現されることが重要である。この中で、特に重要な項目は、民生での応用の観点から、低コストの実現である。
低コストを実現するポイントは２点あり、第１はＣＰＵ自体（ＣＰＵコア面積）の縮小であり、第２はプログラムサイズ（ＲＯＭサイズ）の縮小である。ここで、近年では、ＣＰＵ性能の向上に伴い、同一のＣＰＵにおいて実現される機能が増大しており、それに応じてアプリケーションプログラムサイズも一層増大しているため、プログラムを格納するＲＯＭのサイズが、ＣＰＵコアの面積よりも、チップのコストに対して支配的になってきている。従って、如何にプログラムサイズの小さいＣＰＵを提供するかが、低コスト化を実現する大きな課題になっている。
この課題に対処する従来の技術を説明する。この技術は、汎用マイクロプロセッサの命令セットアーキテクチャに追加拡張を施し、プログラムサイズを縮小しようとするものである。
図２２に、この従来の技術によるMIPSアーキテクチャに基づくデータ処理装置の命令フォーマットの一例を示す。同図（ａ）の命令フォーマットは、レジスタ-レジスタ間演算命令について、基本命令語長が３２ビット固定のMIPSーII/IIIの命令フォーマットであり、同図（ｂ）の命令フォーマットは、基本命令語長が１６ビット固定の命令語長のMIPS１６の命令フォーマットである。
MIPSアーキテクチャは、３２個のレジスタを備えるため、MIPSーII/IIIの命令フォーマットにおいては、各５ビットのレジスタアドレス指定フィールドがあり、更に、３つのオペランドを指定する命令フォーマットであるため、３つのレジスタアドレス指定フィールドrs、rt、rdを備える。命令の動作及び機能については、６ビットのOPフィールド、５ビットのshamtフィールド、及び６ビットのfuncフィールドを用いて定義されており、全体で３２ビット固定長の命令となる。
これに対して、MIPS１６の命令セットでは、レジスタ-レジスタ間演算命令として、２種の命令フォーマットが定義されている。１つは、３ビットのレジスタアドレス指定フィールドｒｘ、ｒｙを２つ備え、５ビットのOPフィールド及び５ビットのfuncフィールドを用いて命令の動作及び機能を定義する２つのオペランド指定型の命令フォーマットである。他の一つは、３つの３ビットのレジスタアドレス指定フィールドｒｘ、ｒｙ、ｒｚを備え、５ビットのOPフィールド及び２ビットのFフィールドを用いて命令の動作及び機能を定義する３つのオペランド指定型の命令フォーマットである。
同図（ｂ）に示したMIPS１６の命令フォーマットでは、レジスタアドレス指定フィールドが３ビットしか使用できないため、元のMIPSーII/IIIのアーキテクチャが備える３２個のレジスタセットのうち、全てではなく、一部のレジスタしかアクセスすることができない。
MIPS１６の命令フォーマットの命令は、全てMIPSーII/IIIの命令フォーマットに置き換えることが可能であり、MIPS１６の命令フォーマットの命令をMIPSーII/IIIの命令フォーマットに置き換えることを命令の伸長と呼ぷ。
図２３は、前記MIPS１６の命令及びMIPSーII/IIIの命令を実行するデータ処理装置の要部を示すブロック図である。以下に、その動作を説明する。
命令フェッチユニット３００は、命令をフェッチするブロックであり、１６ビット固定長のMIPS１６の命令フォーマットによる命令列、又は、３２ビット固定長のMIPSーII/IIIの命令フォーマットによる命令列をフェッチして、命令伸長ユニット３１０に出力する。命令列がMIPS１６の命令フォーマットによるものか、MIPSーII/IIIの命令フォーマットによるものかは、モード設定信号によって常に指定される。
命令伸長ユニット３１０は、モード設定信号によって制御され、入力されたMIPS１６の命令フォーマットをMIPSーII/IIIの命令フォーマットに伸長するブロックであって、入力された命令がMIPSーII/IIIの命令フォーマットの場合には、伸長動作をせずに、そのまま出力する。伸長動作を行うか否かは、モード設定信号によって制御され、命令では判断することができない。モード設定信号は、プログラマブルに変更することが可能であり、任意のタイミングでモードを切り替えることができる。
命令解読器３２０は、命令伸長ユニット３１０から出力されたMIPSーII/IIIの命令フォーマットを解読して制御信号を生成するブロックである。この命令解読器３２０で生成された制御信号により、データ処理装置の動作が制御される。
以上のような構成を有するデータ処理装置においては、基本命令長が１６ビットのMIPS16の命令フォーマットによってプログラムされたプログラムと、基本命令長が３２ビットのMIPSーII/IIIの命令フォーマットによってプログラムされたプログラムとの双方が実行可能になる。従って、コード量を優先する場合には、１６ビット固定長のMIPS１６の命令フォーマットを用いてプログラムし、一方、性能を優先して多くのレジスタファイルをアクセスする必要がある場合には、MIPSーII/IIIの命令フォーマットを用いてプログラムすることが可能になり、性能とコードサイズとのトレードオフを取りながら、柔軟なプログラム開発が可能となる。但し、何れの命令フォーマットを使用するのかの選択は、システムによって固定か、又はタスク単位等のある程度の大きさのプログラム単位に限定されることになる。
ところで、マイクロプロセッサにおいて、信号処理等のように多くのレジスタを必要とするアプリケーションを実行する場合には、この信号処理等をより一層高速に行い得る高性能化を目差して、既存のレジスタに複数のレジスタを追加したい要求がある。この場合、既存の命令フォーマットよりも多数のレジスタを指定できる命令フォーマットを作成し、この命令フォーマットを既存の命令フォーマットに代えて使用することも考えられる。しかし、この考えはプログラムサイズが著しく増大する欠点がある。
そこで、前記従来技術を利用した次の技術が考えられる。即ち、既存の命令フォーマットに新たな命令フォーマットを追加し、この新たな命令フォーマットで多数のレジスタを指定する構成とし、この新たな命令フォーマットと既存の命令フォーマットとを前記従来技術のモード設定信号で切換える技術が考えられる。
しかしながら、前記従来技術のモード設定信号を用いる場合には、やはりコード量が増大する欠点を招く。即ち、命令フォーマットの切り換え時には、前記モード設定信号を発生させるための切換命令が必要であり、このため、前記両フォーマットで記述された命令を混在させようとすると、前記切換命令も多数必要とし、その結果、コード量が増大する欠点が生じる。
本発明の目的は、マイクロプロセッサにおいて、既存のレジスタに複数のレジスタを追加する場合に、複数種類の命令フォーマットを使用すると共に、これ等命令フォーマットで記述された混在する命令を前記従来技術のモード設定信号を用いることなく切換えて、コード量を有効に低減することにある。
前記課題を解決するために、本発明では、所定数のレジスタを指定可能な第１の命令フォーマットと、前記所定数を越える多数のレジスタを指定可能な第２の命令フォーマットとを使用し、これ等命令フォーマットをその命令フォーマットで記述された自己の命令自体で識別しながら、信号処理等を多数のレジスタを用いてより一層高速に行うこととする。
即ち、請求項１記載の発明のデータ処理装置は、所定個のレジスタを持つ第１レジスタファイルと、前記第１レジスタファイルのレジスタ数よりも多い個数のレジスタを持つ第２レジスタファイルと、前記第１レジスタファイルのレジスタを指定するための第１レジスタ指定領域を有する第１命令フォーマットで記述される命令と、前記第２レジスタファイルのレジスタを指定するための第２レジスタ指定領域を有する第２命令フォーマットで記述される命令と、前記第２レジスタファイルのレジスタを指定するための第２レジスタ指定領域を有する第３命令フォーマットで記述される命令とを受け、この第１、第２及び第３の命令フォーマットで記述される各命令を各々解読する命令解読器と、前記命令解読器が前記第１命令フォーマットで記述される命令及び前記第３命令フォーマットで記述される命令を解読すると、この各命令を前記第１レジスタファイルに保持されたデータを用いて実行し、前記命令解読器が前記第２命令フォーマットで記述される命令を解読すると、この命令を前記第２レジスタファイルに保持されたデータを用いて実行する複数個の演算器とを備え、前記第１命令フォーマット及び前記第２命令フォーマットでは、各々、前記複数個の演算器の１つを用いた単一演算命令のみが指定され、前記第３命令フォーマットでは前記複数個の演算器の複数を用いた並列演算命令が指定され、前記命令解読器が前記第３命令フォーマットによって指定される並列演算命令を解読すると、それぞれが前記第２レジスタファイルに保持されたデータを用いる複数の演算を、前記複数個の演算器を用いて並列に実行することを特徴とする。
請求項２記載の発明は、前記請求項１に記載のデータ処理装置において、前記第２レジスタ指定領域は、前記第１レジスタ指定領域よりも大きいことを特徴とする。
請求項３記載の発明は、前記請求項１に記載のデータ処理装置において、前記第１命令フォーマットで記述される命令と前記第２命令フォーマットで記述される命令と前記第３命令フォーマットで記述される命令とを保持する命令レジスタを備え、前記命令解読器は、前記命令レジスタから命令が直接に供給されることを特徴とする。
請求項４記載の発明は、前記請求項１に記載のデータ処理装置において、前記命令解読器は、前記第１命令フォーマットで記述される命令を、前記第２又は第３命令フォーマットに変換することなく、解読することを特徴とする。
請求項５記載の発明は、前記請求項１に記載のデータ処理装置において、前記命令解読器は、前記第２及び第３命令フォーマットで記述される命令を、前記第１命令フォーマットに変換することなく、解読することを特徴とする。
請求項６記載の発明は、前記請求項１に記載のデータ処理装置において、前記第２レジスタファイルは、前記第１レジスタファイルが持つ所定個のレジスタを含んで構成されることを特徴とする。
請求項７記載の発明は、前記請求項６に記載のデータ処理装置において、前記命令解読器は、前記第１命令フォーマットで記述される命令を受け、この命令が指定する第１レジスタファイルのレジスタのアドレスを、前記第２又は第３命令フォーマットで記述されるレジスタのアドレスに変換するアドレス変換部を備えることを特徴とする。
請求項８記載の発明は、前記請求項７に記載のデータ処理装置において、前記命令解読器は、各命令を記述する命令フォーマットが前記第１、第２又は第３命令フォーマットであることを識別する識別手段を有し、前記識別手段は、識別された命令フォーマットが前記第１命令フォーマットであるとき、前記アドレス変換部により変換されたアドレスを前記第１レジスタファイルに出力させることを特徴とする。
請求項９記載の発明のデータ処理装置は、複数個の演算器を備え、第１レジスタ指定領域を有する第１の命令コード並びに第２レジスタ指定領域を有する第１及び第２の追加命令コードを実行するデータ処理装置であって、前記第１及び第２の追加命令コード中の前記第２レジスタ指定領域によって指定される基本レジスタ及び拡張レジスタを備え、前記第１の命令コードは、他のデータ処理装置によっても実行される命令コードであり、前記第１及び第２の追加命令コードは前記他のデータ処理装置によっては実行されない命令コードであり、前記第１及び第２の追加命令コードは前記第１の命令コードに対して互換性を有し、前記第１の命令コード及び前記第１の追加命令コードでは前記複数個の演算器の１つを用いた単一演算命令のみが実行され、前記第２の追加命令コードでは前記複数個の演算器の複数を用いた並列演算命令が実行され、前記第２の追加命令コードで並列演算命令が実行される場合は、複数の演算のいずれの演算についても前記基本レジスタと前記拡張レジスタとの両方からデータを取り出して演算を行うことができ、前記他のデータ処理装置は、拡張レジスタを有さず、基本レジスタのみを有して、この基本レジスタのみを指定するためにあって前記第２レジスタ指定領域よりもビット幅の小さい前記第１レジスタ指定領域を有する前記第１の命令コードを実行し、前記第１の命令コードは前記拡張レジスタを指定しないことを特徴とする。
以上の構成により、請求項１ないし請求項９記載の本発明では、命令自身が識別手段に入力されて、その命令のフォーマットの種類が識別される。この際、識別手段は、入力された命令自身、例えばその命令の第１番目の命令フィールドの内容に基づいて命令フォーマットの種類を識別する。従って、従来のようにモード設定信号等を発生させるための特別な命令を用いる必要がなく、コード量の無駄な増大がない。従って、異なるフォーマットで記述された複数の命令を混在させながら、プログラムサイズを有効に小さくすることが可能である。
しかも、第１の命令フォーマットで記述された命令では、第１のレジスタファイル内の個数の少ないレジスタのみを指定するのに対し、第２の命令フォーマットで記述された命令では、第２のレジスタファイル内の多数のレジスタを指定し、これにより、これ等多数のレジスタを用いた演算動作を１つの命令で記述できるので、メモリへのアクセス頻度が少なくなって、データ処理が高速化することになる。
以上のことから、プログラムサイズを有効に小さくしながら、使用するレジスタの個数を増やして、データ処理の高速化を図ることが可能である。
更に、本発明では、第３の命令フォーマットには複数の操作が記述されるので、１つの命令でこれ等複数の操作を並列に実行でき、データ処理がより一層高速化する。
加えて、本発明では、同一レジスタに対する命令コード上のビット割付けが、第１及び第２命令フォーマット間で異なる場合であっても、アドレス変換部でのアドレス変換により、同一レジスタのアドレスが同一にされるので、一方の命令フォーマットの命令セットをそのまま使用できる上位互換性が得られる。
更に、本発明では、第２の命令フォーマットが第１レジスタ指定領域よりも大きい第２レジスタ指定領域を有するので、前記第２の命令フォーマットにおいて複数の演算の並列操作を記述することができ、複数の演算の同時実行が可能である。
以上説明したように、請求項１ないし請求項９記載の本発明によれば、第１の命令フォーマットと、この命令フォーマットよりも多数のレジスタを指定できる第２の命令フォーマットとを使用し、これ等の命令フォーマットを用いた命令を混在させつつ、その命令のフォーマットの種類を自己の命令自身で識別し、解読して、実行するので、従来のモード設定信号等を出力する特別の命令を用いる必要をなくして、プログラムサイズを有効に小さくしつつ、１つの命令で多数のレジスタを用いた動作を実行できて、信号処理等のデータ処理の処理速度を高速化できる。
更に、本発明によれば、複数の操作を記述する第３の命令フォーマットを用意したので、１つの命令で複数の操作を並列に実行でき、データ処理を一層高速化できると共に、プログラムサイズの更なる縮小が実現できる。
加えて、本発明によれば、同一レジスタに対する命令コード上のビット割付けが、第１及び第２命令フォーマット間で異なる場合であっても、アドレス変換により、同一レジスタのアドレスが同一にされるので、一方の命令フォーマットの命令セットをそのまま使用できる上位互換性が得られる。
更に、本発明によれば、第１レジスタ指定領域よりも大きい第２レジスタ指定領域を有する第２の命令フォーマットを追加したので、この第２の命令フォーマットにおいて複数の演算の並列操作を記述することができ、複数の演算の同時実行が可能である。
以下、本発明の実施の形態について、図１から図２１を用いて説明する。先ず、データ処理装置の構成を説明する前に、本実施の形態で使用する３種の命令フォーマットについて説明する。
図１６から図１９は、本実施の形態のアーキテクチャに基づく第１の命令フォーマットの概要を示す。
前記第１の命令フォーマットは、最小命令語長を１バイトとした可変長命令であり、レジスタアドレス指定フィールド（レジスタ指定領域）としては、２ビットのフィールドが使用される。従って、１つのレジスタアドレス指定フィールドで４個のレジスタが指定可能である。本アーキテクチャでは、４個のアドレスレジスタと、４個のデータレジスタが定義される。命令動作として、アドレスレジスタを使用するか、データレジスタを使用するかを区別することにより、命令で前記合計８個のレジスタを使用できるように構成される。
図１６は、最小命令語長である１バイト目の第１の命令フィールドが、オペレーション指定フィールドと、任意の数のレジスタアドレス指定フィールドとから構成される第１の命令フォーマット（１）のビット割り付けを示したものである。以下、説明する。
第１の命令フォーマット（１)-(a）は、第１の命令フィールド内に２ビットのレジスタアドレス指定フィールドを２フィールド含み、最小命令語長である１バイトで構成される命令フォーマットであり、２つのオペランドが指定可能な命令フォーマットである。
第１の命令フォーマット（１)-(b）は、第１の命令フィールド内に２ビットのレジスタアドレス指定フィールドを２フィールド含み、更に付加情報フィールドを追加して、合計２バイト以上の命令語長を持つ命令フォーマットである。
第１の命令フォーマット（１)-(c）は、第１の命令フィールド内に２ビットのレジスタアドレス指定フィールドを１つ含み、最小命令語長である１バイトで構成される命令フォーマットであり、１つのオペランドが指定可能な命令フォーマットである。
第１の命令フォーマット（１)-(d）は、第１の命令フィールド内に２ビットのレジスタアドレス指定フィールドを１フィールド含み、更に付加情報フィールドを追加した２バイト以上の命令語長を持つ命令フォーマットである。
第１の命令フォーマット（１)-(e）は、第１の命令フィールド内にレジスタアドレス指定フィールドを含まず、最小命令語長である１バイトで構成される命令フォーマットであり、アドレスを用いたオペランド指定不可能な命令フォーマットである。
第１の命令フォーマット（１)-(f）は、第１の命令フィールド内にレジスタアドレス指定フィールドを含まず、更に付加情報フィールドを追加した２バイト以上の命令語長を持つ命令フォーマットである。
図１７は、図１６で示された個々のビット割り付けについて、具体的な命令のリストの一部を示したものである。左側に命令のニーモニックを、右側に命令の動作を各々示している。
図１８は、最小命令語長である１バイト目の第１の命令フィールドが命令語長指定フィールドからなり、第２の命令フィールドが、オペレーション指定フィールドと、任意の数のレジスタアドレス指定フィールドとから構成される第１の命令フォーマット（２）のビット割り付けを示したものである。以下、詳細に説明する。
第１の命令フォーマット（２)-(a）は、第２の命令フィールド内に２ビットのレジスタアドレス指定フィールドを２フィールド含み、２バイトで構成される命令フォーマットであり、２つのオペランドが指定可能な命令フォーマットである。
第１の命令フォーマット（２)-(b）は、第２の命令フィールド内に２ビットのレジスタアドレス指定フィールドを２フィールド含み、更に付加情報フィールドを追加して、合計３バイト以上の命令語長を持つ命令フォーマットである。
第１の命令フォーマット（２)-(c）は、第２の命令フィールド内に２ビットのレジスタアドレス指定フィールドを１つ含み、２バイトで構成される命令フォーマットであり、１つのオペランドが指定可能な命令フォーマットである。
第１の命令フォーマット（２)-(d）は、第２の命令フィールド内に２ビットのレジスタアドレス指定フィールドを１フィールド含み、更に付加情報フィールドを追加した３バイト以上の命令語長を持つ命令フォーマットである。
第１の命令フォーマット（２)-(e）は、第２の命令フィールド内にレジスタアドレス指定フィールドを含まず、２バイトで構成される命令フォーマットであり、アドレスを用いたオペランド指定が不可能な命令フォーマットである。
第１の命令フォーマット（２)-(f）は、第２の命令フィールド内にレジスタアドレス指定フィールド含まず、更に付加情報フィールドを追加した３バイト以上の命令語長を持つ命令フォーマットである。
図１９は、図１８で示された個々のビット割り付けについて、具体的な命令のリストの一部を示したものである。左側に命令のニーモニックを、右側に命令の動作を各々示している。
従って、前記図１６から図１９に示した第１の命令フォーマットでは、第１の命令フィールドは、第１から第Ｍの命令フィールドを最長命令語長Ｍとして、Ｎ命令語長（Ｎは１〜Ｍ間での整数）の可変長命令を特定するものである。また、この第１の命令フォーマットは、最小命令語長が１バイトであるという他にない特徴を備えるので、プログラムサイズの縮小に適した命令フォーマットとなっている。
図２０は、本データ処理装置に備える第１のレジスタファイル２２０を示す。この第１のレジスタファイル２２０は、４個のアドレスレジスタＡ０〜Ａ３と、４個のデータレジスタＤ０〜Ｄ３と、スタックポインタSP２２３と、内部のステータス情報及び制御情報を保持するPSW(Processor Status Word)２２４と、プログラムカウンタPC２２５とを含み、読み出しポートを２ポート、書き込みポートを１ポート有する。即ち、同時に２つのレジスタ（重複は可）の読み込みと、１つのレジスタの書き込みとを許す。
更に、図２１は、前記第１のレジスタファイル２２０のアドレスレジスタＡ０〜Ａ３及びデータレジスタＤ０〜Ｄ３へのアクセスについて、より詳細に示した図である。同図は、命令の中で指定されるレジスタ名と、レジスタアドレス指定フィールドで指定される命令コードでのビット割付と、物理的なレジスタにアクセスするための物理的なレジスタ番号、及びアクセスする対象となる物理的なレジスタ名を一覧にして示したものである。
図２１に示すように、第１の命令フォーマットにおいては、４個のアドレスレジスタＡ０〜Ａ３へアクセスするために命令内に指定される命令アドレス指定フィールドと、４個のデータレジスタＤ０〜Ｄ３へアクセスするために命令内に指定される命令アドレス指定フィールドとは、全く同一である。即ち、レジスタのアドレスを指定するために２ビット命令アドレス指定フィールドを使用し、命令動作そのものでアドレスレジスタにアクセスするか、データレジスタにアクセスするかを区別させている。
次に、本アーキテクチャの基本命令フォーマットである前記図１６及び図１８の第１の命令フォーマットに対して、追加拡張する第２の命令フォーマットのビット割り付けを図１に、更に追加拡張する第３の命令フォーマットのビット割付けを図３に示す。
図１に示した第２の命令フォーマットのビット割り付けは、最小命令語長である１バイト目の第１の命令フィールドが命令語長指定フィールドからなり、第２及び第３の命令フィールドが、オペレーション指定フィールドと、任意の数のレジスタアドレス指定フィールドとから構成される。第２の命令フォーマットにおけるレジスタアドレス指定フィールドは４ビットから構成される。以下、説明する。
図１において、第２の命令フォーマット（a）は、第３の命令フィールド内に４ビットのレジスタアドレス指定フィールドを２フィールド含み、３バイトで構成される命令フォーマットであり、２つのオペランドが指定可能な命令フォーマットである。
第２の命令フォーマット（b）は、第３の命令フィールド内に４ビットのレジスタアドレス指定フィールドを２フィールド含み、更に付加情報フィールドを追加して、合計４バイト以上の命令語長を持つ命令フォーマットである。
第２の命令フォーマット（c）は、第３の命令フィールド内に４ビットのレジスタアドレス指定フィールドを１つ含み、３バイトで構成される命令フォーマットであり、１つのオペランドが指定可能な命令フォーマットである。
第２の命令フォーマット（d）は、第３の命令フィールド内に４ビットのレジスタアドレス指定フィールドを１フィールド含み、更に付加情報フィールドを追加した４バイト以上の命令語長を持つ命令フォーマットである。
従って、前記第２の命令フォーマットにおいても、第１の命令フィールドは、第１から第Ｍの命令フィールドを最長命令語長Ｍとして、Ｎ命令語長（Ｎは１〜Ｍ間での整数）の可変長命令を特定する。
図２は、図１で示された個々のビット割り付けについて、具体的な命令のリストの一部を示したものである。左側に命令のニーモニックを、右側に命令の動作を各々示している。ニーモニックの中で、Rm、Rn、又はRiは、レジスタアドレスの指定を表すが、指定できるレジスタとして、４個のアドレスレジスタＡ０〜Ａ３、４個のデータレジスタＤ０〜Ｄ３、及び８個の拡張レジスタＥ０〜Ｅ７から構成される１６個の汎用レジスタである。詳細は、後にレジスタの構成と共に説明する。
図３に示した第３の命令フォーマットのビット割付けは、最小命令語長である１バイト目の第１の命令フィールドが命令語長指定フィールドから成り、第２の命令フィールドが４ビットの第１のオペレーション指定フィールドと４ビットの第２のオペレーション指定フィールドとから構成される。第３及び第４の命令フィールドは、４ビットのレジスタアドレス指定フィールドが２つ、又は４ビットのレジスタアドレス指定フィールドと４ビットのオペレーション指定フィールドとから構成される。第３の命令フォーマットにおけるレジスタアドレス指定フィールドは、４ビットから構成される。この第３の命令フォーマットで記述される命令の中の第２の命令フィールドの第１及び第２のオペレーション指定フィールドで指定されるを、以下、「ユニット」と定義して、詳細に説明する。
前記第３の命令フォーマットで記述される命令を構成する各ユニットは、第２の命令フォーマットで記述される命令のうち、特に使用頻度の高い命令で構成される。これにより、第３の命令フォーマットでは、第２の命令フォーマットに比べて、オペレーション指定フィールドが８ビットから例えば４ビットへと縮小されて、並列実行させる２つの操作を１対のオペレーション指定フィールド内に記述することが可能になる。従って、第３の命令フォーマットでは、記述できる操作の種類は限定されるものの、そのコードサイズは、第２の命令フォーマットで命令を記述する場合に比べて小さくなる。
図３において、第３の命令フォーマット（a）は、４バイトで構成される命令フォーマットであって、第２の命令フィールドが４ビットの第１のオペレーション指定フィールドと４ビットの第２のオペレーションフィールドとから構成され、第３の命令フィールド及び第４の命令フィールド内に４ビットのレジスタアドレス指定フィールドを各々２フィールド含み、４つのオペランドが指定可能な命令フォーマットである。
第３の命令フォーマット（b）は、４バイトで構成される命令フォーマットであって、第２の命令フィールドが４ビットの第１のオペレーション指定フィールドと４ビットの第２のオペレーションフィールドとから構成され、第３の命令フィールドは４ビットのレジスタアドレス指定フィールドと４ビットの第１のオペレーション指定フィールドとから構成され、第４の命令フィールドは４ビットのレジスタアドレス指定フィールド２つから構成され、３つのオペランドが指定可能な命令フォーマットである。
第３の命令フォーマット（c）は、４バイトで構成される命令フォーマットであって、第２の命令フィールドは４ビットの第１のオペレーション指定フィールドと４ビットの第２のオペレーションフィールドとから構成され、第３の命令フィールドは４ビットのレジスタアドレス指定フィールド２つから構成され、第４の命令フィールドは４ビットのレジスタアドレス指定フィールドと４ビットの第２のオペレーション指定フィールドとから構成され、３つのオペランドが指定可能な命令フォーマットである。
第３の命令フォーマット（d）は、４バイトで構成される命令フォーマットであって、第２の命令フィールドは４ビットの第１のオペレーション指定フィールドと４ビットの第２のオペレーションフィールドとから構成され、第３の命令フィールドは４ビットのレジスタアドレス指定フィールドと４ビットの第１のオペレーション指定フィールドとから構成され、第４の命令フィールドは４ビットのレジスタアドレス指定フィールドと４ビットの第２のオペレーション指定フィールドとから構成され、２つのオペランドが指定可能な命令フォーマットである。
第３の命令フォーマット（e）は、４バイトで構成される命令フォーマットであって、第２の命令フィールドは４ビットの第１のオペレーション指定フィールドと４ビットの第２のオペレーションフィールドとから構成され、第３の命令フィールドは４ビットのレジスタアドレス指定フィールド２つから構成され、第４の命令フィールドは４ビットの第１のオペレーション指定フィールドと４ビットの第２のオペレーション指定フィールドとから構成され、２つのオペランドが指定可能な命令フォーマットである。
ここで、第３の命令フォーマットの第２の命令フィールドの第１のオペレーション指定フィールドで指定される第１のユニットと、第２のオペレーション指定フィールドで指定される第２のユニットとは、図２に示した第２の命令フォーマット(a)で記述される命令、又は第２の命令フォーマット(d)で示される命令の即値のビット幅を４ビットに限定した第２の命令フォーマットの命令から構成される。
従って、前記第３の命令フォーマットでは、第１の命令フィールドは、第１から第４の命令フィールドの４命令語長の可変長命令を特定する。
図４は、前記図３で示された個々のビット割り付けについて具体的な命令のリストの一部を示したものである。左側に命令のニーモニックを、右側に命令の動作を各々示している。ニーモニックの中で、Rm1、Rn1、Rm2又はRn2と示されたものは、レジスタアドレスの指定を表すが、指定できるレジスタとしては、アドレスレジスタＡ０〜Ａ３、データレジスタＤ０〜Ｄ３、拡張レジスタＥ０〜Ｅ７から構成される１６個の汎用レジスタである。また、imm4は４ビットの即値を示している。更に、Rm1、Rn1は第２の命令フィールドの第１のオペレーション指定フィールドで指定される第１のユニットで使用され、Rm2、Rn2は第２の命令フィールドの第２のオペレーション指定フィールドで指定される第２のユニットで使用される。詳細は、以下の動作説明と共に説明する。
図５は、本発明における実施の形態のデータ処理装置の全体構成を示すブロック図である。
このデータ処理装置は、命令フェッチステージ（ＩＦステージ）、解読及びレジスタ読み出しステージ（ＤＥＣステージ）、実行ステージ（ＥＸステージ）、メモリアクセスステージ（ＭＥＭステージ）、レジスタ書き込みステージ（ＷＢステージ）の５つのステージからなる５段パイプライン構造を成している。
図５において、１０１はプログラムを格納する命令メモリ、１０２は前記命令メモリ１０１から前記第１又は第２又は第３の命令フォーマットで特定される可変長命令を読み出す命令フェッチ部、１０３は命令フェッチ部１０２を介して読み出された可変長命令を格納する命令レジスタである。
１１０は、前記命令レジスタ１０３に格納された可変長命令を受け、この可変長命令を解読する命令解読器であって、以下の回路部を持つ。
即ち、命令解読器１１０内において、１１１は、命令レジスタ１０３に格納された可変長命令を解読し、命令フォーマットが第１のフォーマットであるか第２のフォーマットであるか第３のフォーマットであるかを判定する命令型判定部（識別手段）、１１２は命令レジスタ１０３に格納された可変長命令が第１の命令フォーマットであるとして、２ビットのレジスタアドレスフィールドを抽出する第１のレジスタアドレス抽出部、１１３は、第１のレジスタアドレス抽出部１１２により抽出されたレジスタアドレスフィールドの値を４ビットのレジスタファイルの番号に変換するレジスタアドレス変換部、１１４は、命令レジスタ１０３に格納された可変長命令が第２の命令フォーマットであるとして、４ビットのレジスタアドレスフィールドを抽出する第２のレジスタアドレス抽出部、１１５は命令レジスタ１０３に格納された可変長命令が第３の命令フォーマットであるとして、４ビットのレジスタアドレスフィールドを抽出し、第１のユニットのレジスタアドレスを第１のレジスタアドレスセレクタ１１７に供給し、第２のユニットのレジスタアドレスを第２のレジスタアドレスセレクタ１１８に供給する第３のレジスタアドレス抽出部である。
１１６は命令レジスタ１０３に格納された可変長命令を受け、命令解読を行い、演算部に供給する制御信号を生成するオペレーション解読部、１１７は命令型判定部１１１の判定結果に従って、レジスタアドレス変換部１１３からの出力、第２のレジスタアドレス抽出部１１４からの出力、又は第３のレジスタアドレス抽出部１１５からの出力を選択的に出力する第１のレジスタアドレスセレクタ、１１８は前記第２のレジスタアドレス抽出部１１４からの出力、又は第３のレジスタアドレス抽出部１１５からの出力を選択的に出力する第２のレジスタアドレスセレクタである。尚、本実施の形態では、レジスタアドレス変換部１１３は、抽出されたレジスタアドレスを命令フォーマットの種類に拘わらず変換しているが、命令型判定部１１１の判定動作が早期に終了する場合には、第１の命令フォーマットであると判定された命令の場合にのみアドレス変換を行うように構成してもよいのは勿論である。
レジスタファイル（第２のレジスタファイル）１２０は、前記図２０に示した第１のレジスタファイル２２０を含み、更に、８個の拡張レジスタＥ０〜Ｅ７を追加して、合計１６個の汎用レジスタＡ０〜Ａ３、Ｄ０〜Ｄ３、Ｅ０〜Ｅ７を備える。これ等のレジスタのアドレスは、第１の命令フォーマット又は第２の命令フォーマットの命令の場合、前記命令解読器１１０の第１のレジスタアドレスセレクタ１１７から入力され、更に第３の命令フォーマットの命令の場合は、第２のレジスタアドレスセレクタ１１８からも入力される。この第２のレジスタファイル１２０は、前記図２０に示した第１のレジスタファイル２２０とは、８個の拡張レジスタＥ０〜Ｅ７を備える点でのみ異なる。他の４個のアドレスレジスタＡ０〜Ａ３、及び４個のデータレジスタＤ０〜Ｄ３は両レジスタファイル１２０、２２０で共用される。
１３１、１３２、１３４、１３５は、各々、レジスタファイル１２０からの出力を格納するＥＸステージのパイプラインレジスタＥ０レジスタ、Ｅ１レジスタ、Ｅ２レジスタ、Ｅ３レジスタ、１３３はＥ０レジスタ１３１及びＥ１レジスタ１３２の内容を用いて算術論理演算を実行する演算器、１３６はＥ２レジスタ１３４及びＥ３レジスタ１３５の内容を用いて算術論理演算を実行する演算器である。また、１４１は演算器１３３からの出力を格納するＭＥＭステージのパイプラインレジスタであるＭ０レジスタ、１４２は演算器１３６からの出力を格納するＭＥＭステージのパイプラインレジスタであるＭ１レジスタ、１４３はＭ０レジスタ１４１又はＭ１レジスタ１４２の内容でデータを格納するデータメモリ、１５１はデータメモリ１４３からの出力を格納するＷＢステージのパイプラインレジスタであるＷ０レジスタ、１５２はデータメモリ１４３からの出力を格納するＷＢステージのパイプラインレジスタであるＷ１レジスタである。
図６は、前記第２のレジスタファイル１２０を取り出して示したものである。更に、そのうちの汎用レジスタ部分へのアクセスについてより詳細に示したものが図７及び図８である。
図７は、第１の命令フォーマットで定義された命令を実行する際に、命令の中で指定されるレジスタ名と、レジスタアドレス指定フィールドで指定される命令コード上でのビット割り付けと、物理的なレジスタにアクセスするための物理的なレジスタ番号、及び、アクセスする対象となる物理的なレジスタ名を一覧にして示したものである。第１の命令フォーマットでは、レジスタ指定フィールドは２ビットしかないが、汎用レジスタは１６個で４ビットのアドレスでアクセスする必要がある関係から、アドレスの変換をする必要がある。例えば、アドレスレジスタＡ０をアクセスする際には、物理的なアドレス番号として“１０００”が、データレジスタＤ１をアクセスする際には、物理的なアドレス番号として、“１１０１”を生成し、汎用レジスタファイル１２１に出力する必要がある。
図８は、第２の命令フォーマットで定義された命令を実行する際に、命令の中で指定されるレジスタ名と、レジスタアドレス指定フィールドで指定される命令コード上でのビット割り付けと、物理的なレジスタにアクセスするための物理的なレジスタ番号、及び、アクセスする対象となる物理的なレジスタ名を一覧にして示したものである。第２の命令フォーマットでは、４ビットのレジスタアドレス指定フィールドを有しているので、その４ビットをそのまま、物理的なレジスタ番号として指定することになる。
以上のように構成された本実施の形態のデータ処理装置について、以下、図５から図８を用いて、その動作を説明する。
図５の命令型判定部１１１に供給された命令は第１の命令フィールドの特定のビットをデコードすることにより、その命令が第１の命令フォーマットか第２の命令フォーマットか第３の命令フォーマットかを判断し、各々のフォーマットに応じて、制御信号を生成する。この命令フォーマットの種類の識別を以下具体的に説明する。
図２４は命令フォーマットの具体例を示す。同図において、第１の命令フォーマット(1)はS0、S1、S2、S4、S6の５通りがあり、１バイトのオペレーションコードOPのみの最小のものと、オペレーションコードOPの後に８、１６、３２又は４８の即値imm、変位d、又は絶対absが配置される２、３、５及び７バイトのものとがある。第１の命令フォーマット(2)はD0、D1、D2、D4、D5の５通りがあり、２バイトのオペレーションコードOPのみの最小のものと、８、１６、３２又は４０の即値imm、変位d、又は絶対absが配置される３、４、６及び７バイトのものとがある。更に、第２の命令フォーマットはT0、T1、T3、T4の４通りがあり、３バイトのオペレーションコードOPのみの最小のものと、８、２４又は３２の即値imm、変位d、又は絶対absが配置される４、６、及び７バイトのものとがある。第３の命令フォーマットはQ0の１通りであり、４バイトのオペレーションコードOPのみである。図２４に示した命令フォーマットでは、オペレーションコードOPのみに着目すると、第２の命令フォーマットT0〜T4の命令フィールドの数(３個)は、第１の命令フォーマット(1)S0〜S6の数(１個)及び第１の命令フォーマット(2)D0〜D5の数(２個)よりも多い。また、第３の命令フォーマットQ0の命令フィールドの数(４個)は、第２の命令フォーマットT0〜T4の数よりも多い。第１の命令フォーマット(1)及び(2)では、少ない領域で記述でき且つ頻繁に使用する命令が割り当てられる。一方、第２の命令フォーマットでは、比較的多い領域を用いて記述され且つさほど使用されない命令が割り当てられる。
図２４に示した可変長命令体系では、その種類S0〜S6、D0〜D5、T0〜T4、Q0別に、第１バイトのビットコードが同図に示すように割り当てられる。従って、この第１バイトのビットコードを認識することにより、受けた命令のフォーマットが第１、第２又は第３の命令フォーマットかを一意に識別することができる。尚、本実施の形態では、第１バイトのビットコードのみで命令フォーマットの種類を識別するが、本発明はこれに限定されず、例えば第１バイトに加えて第２バイトの第４ビット（下位ニブルの最上位ビット）等をも利用して識別したり、第１バイトの全体ではなくその一部で識別したり、更には第１バイトに限らず、予め決めた所定バイト目の全体又は一部で命令フォーマットの種類を識別してもよい。
先ず、第１の命令フォーマットにおけるMOV A0,D0 という命令を、実行する際のタイミングを含めて説明する。この命令は、アドレスレジスタＡ０の内容を読み出してデータレジスタＤ０に格納するというレジスタ間転送の命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第１の命令フォーマットによる命令であることを出力する。第１のレジスタアドレス抽出部１１２は、ソースのレジスタアドレスとしてアドレスレジスタ“００”を、格納先のアドレスとしてデータレジスタのレジスタアドレス“００”を抽出する。レジスタアドレス変換部１１３は、アドレスレジスタのアドレス“００”を４ビットのアドレス“１０００”に、データレジスタのアドレス“００”を４ビットのアドレス“１１００”に変換する。第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、レジスタアドレス変換部１１３から出力されるアドレスをレジスタファイル１２０に出力する。オペレーション解読部１１６は、アドレスレジスタＡ０からデータレジスタＤ０へのレジスタ間転送命令であることを解読し、その制御信号を生成する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第１の命令フォーマットによる命令であることを出力する。第１のレジスタアドレス抽出部１１２は、ソースのレジスタアドレスとしてアドレスレジスタ“００”を、格納先のアドレスとしてデータレジスタのレジスタアドレス“００”を抽出する。レジスタアドレス変換部１１３は、アドレスレジスタのアドレス“００”を４ビットのアドレス“１０００”に、データレジスタのアドレス“００”を４ビットのアドレス“１１００”に変換する。第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、レジスタアドレス変換部１１３から出力されるアドレスをレジスタファイル１２０に出力する。オペレーション解読部１１６は、アドレスレジスタＡ０からデータレジスタＤ０へのレジスタ間転送命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして、物理アドレス“１０００”に対応したアドレスレジスタＡ０の内容が読み出され、Ｅ０レジスタ１３１に格納される。
＜ＥＸステージ＞
Ｅ０レジスタ１３１に格納されたデータが演算器１３３をスルーして、Ｍ０レジスタ１４１に格納される。
Ｅ０レジスタ１３１に格納されたデータが演算器１３３をスルーして、Ｍ０レジスタ１４１に格納される。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーして、Ｗ０レジスタ１５１に格納される。
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーして、Ｗ０レジスタ１５１に格納される。
＜ＷＢステージ＞
Ｗ０レジスタに格納されたデータが、物理アドレス“１１００”に対応したデータレジスタＤ０に書き込まれる。
Ｗ０レジスタに格納されたデータが、物理アドレス“１１００”に対応したデータレジスタＤ０に書き込まれる。
以上説明したような動作により、第１の命令フォーマットによる命令が実行可能となる。
続いて、第２の命令フォーマットにおけるMOV A0,E7 という命令を、実行する際のタイミングを含めて説明する。この命令は、アドレスレジスタＡ０の内容を読み出して拡張レジスタＥ７に格納するというレジスタ間転送の命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのレジスタアドレスとして“１０００”を、格納先のアドレスとしてレジスタアドレス“０１１１”を抽出する。第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、第２のレジスタアドレス抽出部１１４から出力されるアドレスをレジスタファイル１２０に出力する。オペレーション解読部１１６は、アドレスレジスタＡ０から拡張レジスタＥ７へのレジスタ間転送命令であることを解読し、その制御信号を生成する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのレジスタアドレスとして“１０００”を、格納先のアドレスとしてレジスタアドレス“０１１１”を抽出する。第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、第２のレジスタアドレス抽出部１１４から出力されるアドレスをレジスタファイル１２０に出力する。オペレーション解読部１１６は、アドレスレジスタＡ０から拡張レジスタＥ７へのレジスタ間転送命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして、物理アドレス“１０００”に対応したアドレスレジスタＡ０の内容が読み出され、Ｅ０レジスタ１３１に格納される。
＜ＥＸステージ＞
Ｅ０レジスタ１３１に格納されたデータが演算器１３３をスルーして、Ｍ０レジスタ１４１に格納される。
Ｅ０レジスタ１３１に格納されたデータが演算器１３３をスルーして、Ｍ０レジスタ１４１に格納される。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーして、Ｗ０レジスタ１５１に格納される。
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーして、Ｗ０レジスタ１５１に格納される。
＜ＷＢステージ＞
Ｗ０レジスタに格納されたデータが、物理アドレス“０１１１”に対応した拡張レジスタＥ７に書き込まれる。
Ｗ０レジスタに格納されたデータが、物理アドレス“０１１１”に対応した拡張レジスタＥ７に書き込まれる。
以上説明したような動作により、第２の命令フォーマットによる命令が実行可能となる。
更に、第３の命令フォーマットにおける MOV_MOV E5,E6,E4,E7 という命令を実行する際のタイミングを含めて説明する。この命令は、拡張レジスタＥ５の内容を読み出して拡張レジスタＥ６に格納し、同時に拡張レジスタＥ４の内容を読み出して拡張レジスタＥ７に格納するという並列レジスタ間転送命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第３の命令フォーマットによる命令であることを出力する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第３の命令フォーマットによる命令であることを出力する。
第３のレジスタアドレス抽出部１１５は、第１の転送命令のソースのレジスタアドレスとして“０１０１”と、格納先のアドレスとしてレジスタアドレス“０１１０”とを抽出する。更に、第２の転送命令のソースのレジスタアドレスとして“０１００”と、格納先のアドレスとしてレジスタアドレス“０１１１”とを抽出する。
第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、第３のレジスタアドレス抽出部１１５から出力される第１のアドレスをレジスタファイル１２０に出力する。更に、レジスタアドレスセレクタ１１８は命令型判定部１１１からの制御信号に応じて、第３のレジスタアドレス抽出部１１５から出力される第２のアドレスをレジスタファイル１２０に出力する。
オペレーション解読部１１６は、拡張レジスタＥ５から拡張レジスタＥ６及び拡張レジスタＥ４から拡張レジスタＥ７への並列レジスタ間転送のＶＬＩＷ命令であることを解読し、制御信号を生成する。
レジスタファイル１２０からは、第１のソースのオペランドとして、物理アドレス“０１０１”に対応した拡張レジスタＥ５の内容が読み出され、Ｅ０レジスタ１３１に格納される。同時に、第２のソースのオペランドとして、物理アドレス“０１００”に対応した拡張レジスタＥ４の内容が読み出され、Ｅ２レジスタ１３４に格納される。
＜ＥＸステージ＞
Ｅ０レジスタ１３１に格納されたデータが演算器１３３をスルーしてＭ０レジスタ１４１に格納され、同時に、Ｅ２レジスタ１３１に格納されたデータが演算器１３６をスルーしてＭ１レジスタ１４２に格納される。
Ｅ０レジスタ１３１に格納されたデータが演算器１３３をスルーしてＭ０レジスタ１４１に格納され、同時に、Ｅ２レジスタ１３１に格納されたデータが演算器１３６をスルーしてＭ１レジスタ１４２に格納される。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーしてＷ０レジスタ１５１に格納され、同時にＭ１レジスタ１４２に格納されたデータがデータメモリ１４３をスルーしてＷ１レジスタ１５２に格納される。
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーしてＷ０レジスタ１５１に格納され、同時にＭ１レジスタ１４２に格納されたデータがデータメモリ１４３をスルーしてＷ１レジスタ１５２に格納される。
＜ＷＢステージ＞
Ｗ０レジスタ１５１に格納されたデータが、物理アドレス“０１１０”に対応した拡張レジスタＥ６に書き込まれ、同時にＷ１レジスタ１５２に格納されたデータが、物理アドレス“０１１１”に対応した拡張レジスタＥ７に書き込まれる。
Ｗ０レジスタ１５１に格納されたデータが、物理アドレス“０１１０”に対応した拡張レジスタＥ６に書き込まれ、同時にＷ１レジスタ１５２に格納されたデータが、物理アドレス“０１１１”に対応した拡張レジスタＥ７に書き込まれる。
以上説明したような動作により、第３の命令フォーマットによる命令が実行される。
これ等の説明により明確なように、本実施の形態のデータ処理装置は、第１の命令フォーマットと第２の命令フォーマットと更に第３の命令フォーマットとで記述された各命令を、モード等の切り替えなく、何れも実行可能であり、コードサイズ縮小に最適化された命令セットに対して、その上位互換性を保持しながら、使用できるレジスタ数を大幅に拡張したデータ処理装置となっている。
次に、第１の命令フォーマットによる命令と第２の命令フォーマットによる命令との使い方について、例を上げて説明する。
図９にＣ言語で書かれたプログラムの短い例を示す。変数ａの内容を変数ｂの内容と加算して変数ａに格納し、変数ｃの内容を変数ｄの内容と加算して変数ｃに格納するという簡単なものである。
このプログラムが第１の命令フォーマットの命令にコンパイルされた結果の例を、図１０、図１１及び図１２に示す。
図１０は、データレジスタに全ての変数が割り当てられた場合の命令列であり、変数ａをデータレジスタＤ０に、変数ｂをデータレジスタＤ１に、変数ｃをデータレジスタＤ２に、変数ｄをデータレジスタＤ３に割り付けできた場合の命令列である。この場合は、２つの加算命令で実現可能であるが、元々４個しかデータレジスタが存在しないため、全てがレジスタに割り付けられることは難しい。
図１１は、データメモリ上のスタック領域に各変数が割り付けられた場合の命令列であり、変数ａを（ＳＰ＋＃４）に、変数ｂを（ＳＰ＋＃８）に、変数ｃを（ＳＰ＋＃１２）に、変数ｄを（ＳＰ＋＃１６）に割り付けできた場合の命令列である。この場合は、２つの加算命令に加えて、メモリレジスタ間でのデータ転送命令（命令１、命令２、命令４、命令５、命令６、命令８）が発生し、大きく処理性能を落とすことになる。
図１２は、図１１の場合に、加算に使用しているデータレジスタＤ０、データレジスタＤ１の内容を退避、復帰するためのデータ転送命令（命令１、命令２、命令１１、命令１２）が追加されたものであり、非破壊レジスタしか使用できない場合は、このような命令列になる。
これに対して、図１３は、第２の命令フォーマットを使用して、拡張レジスタに全ての変数を割り付けた場合の命令列を示している。変数ａを拡張レジスタＥ０に、変数ｂを拡張レジスタＥ１に、変数ｃを拡張レジスタＥ２に、変数ｄを拡張レジスタＥ３に割り付けできた場合の命令列である。この場合は、２つの加算命令で実現可能となる。拡張レジスタにも数量的な制限が存在するために、常に拡張レジスタで十分なレジスタを確保できるとは限らないが、使用可能なレジスタ数が大きく増加することにより、レジスタ数が少ないためにメモリアクセスが頻発して性能を落とすことが少なくなる。従って、信号処理のように多くのレジスタを必要とするアプリケーションプログラムを短時間で実行しようとする場合には、拡張レジスタＥ０〜Ｅ７を追加すると共に、第２の命令フォーマットの命令を使用することにより、メモリとのアクセス回数を少なく制限できて、処理性能の向上を図ることができる。
しかも、本実施の形態では、同一のレジスタに対して、第１の命令フォーマットで指定するアドレスと、第２の命令フォーマットで指定するアドレスとが異なっていても、第１の命令フォーマットで指定するアドレスを変換して、前記第２の命令フォーマットで指定するアドレスに一致させたので、拡張レジスタを追加してレジスタ数を増加させた場合であっても、第１の命令フォーマットを使用できて、完全な上位互換性を保持しながら、第２の命令フォーマットを使用できて、レジスタの追加に柔軟に対応できるという顕著な効果も得られる。
次に、第３の命令フォーマットによる命令の使い方について、例を挙げて説明する。
図１４に第３の命令フォーマットの命令を使用せずに記述したソフトモデム等のメディア処理に用いられるＦＩＲフィルタの主要部のプログラムを示す。オペランド部の右に各々の命令のコードサイズを示している。
命令１は第１の命令フォーマットのレジスタ-メモリ間のハーフワード転送命令（ストア）を示し、命令２は第２の命令フォーマットのハーフワードスワップ（入れ換え）命令を、命令３は第２の命令フォーマットのレジスタ-メモリ間のハーフワード転送命令（ストア）を示し、命令４は第２の命令フォーマットのハーフワード並列累積積和演算命令を、命令５は第２の命令フォーマットの減算命令、命令６及び命令７は第２の命令フォーマットのメモリ-レジスタ間の転送命令（ロード）、命令８は第１の命令フォーマットの条件分岐命令を各々示している。
以下、詳細にその動作タイミングについて述べる。
命令１ MOVH D0,(#-6,A3) は、第１の命令フォーマットにおける命令でデータレジスタＤ０の値を、アドレスレジスタＡ３に格納されたアドレス値から“６”を引いたメモリアドレスに格納するというレジスタ-メモリ間転送（ストア）の命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第１の命令フォーマットによる命令であることを出力する。第１のレジスタアドレス抽出部１１２は、ソースのデータアドレスとして、データレジスタのアドレス“００”とアドレスレジスタのアドレス”１１”とを抽出する。レジスタアドレス変換部１１３は、データレジスタのアドレス“００”を４ビットのアドレス“１１００”に、アドレスレジスタのアドレス“１１”を４ビットのアドレス“１０１１”に変換する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第１の命令フォーマットによる命令であることを出力する。第１のレジスタアドレス抽出部１１２は、ソースのデータアドレスとして、データレジスタのアドレス“００”とアドレスレジスタのアドレス”１１”とを抽出する。レジスタアドレス変換部１１３は、データレジスタのアドレス“００”を４ビットのアドレス“１１００”に、アドレスレジスタのアドレス“１１”を４ビットのアドレス“１０１１”に変換する。
第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、レジスタアドレス変換部１１３から出力されるデータレジスタの４ビットのアドレス“１１００”と、アドレスレジスタの４ビットのアドレス“１０１１”とを、レジスタファイル１２０に出力する。
オペレーション解読部１１６は、データレジスタＤ０の値を、アドレスレジスタＡ３に格納されたアドレス値から“６”を引いたメモリアドレスに格納するというレジスタ-メモリ間転送（ストア）の命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして、物理アドレス“１１００”に対応したデータレジスタＤ０の内容が読み出され、その内容がＥ０レジスタ１３１に格納されると共に、物理アドレス“１０１１”に対応したアドレスレジスタＡ３の内容が読み出され、その内容がＥ１レジスタ１３２に格納される。
＜ＥＸステージ＞
Ｅ０レジスタ１３１に格納されたデータが演算器１３３をスルーして、Ｍ０レジスタ１４１に格納され、Ｅ１レジスタ１３２に格納されたアドレスは、オペレーション解読部１１６からの制御信号によって“６”だけ減算処理され、その演算結果をデータメモリ１４３のアドレス入力部に出力する。
Ｅ０レジスタ１３１に格納されたデータが演算器１３３をスルーして、Ｍ０レジスタ１４１に格納され、Ｅ１レジスタ１３２に格納されたアドレスは、オペレーション解読部１１６からの制御信号によって“６”だけ減算処理され、その演算結果をデータメモリ１４３のアドレス入力部に出力する。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータが、演算器１３３の演算結果で得られたアドレス値のデータメモリ１４３に格納される。
Ｍ０レジスタ１４１に格納されたデータが、演算器１３３の演算結果で得られたアドレス値のデータメモリ１４３に格納される。
＜ＷＢステージ＞
オペレーションはない。
オペレーションはない。
命令２ SWHW E0,E2 は、第２の命令フォーマットにおける命令で拡張レジスタＥ０の上位ハーフワードと下位ハーフワードとを入れ換えたデータを拡張レジスタＥ２に格納する命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”００００”を、格納先のアドレスとしてレジスタアドレス“００１０”を抽出する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”００００”を、格納先のアドレスとしてレジスタアドレス“００１０”を抽出する。
第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、第２のレジスタアドレス抽出部１１４から出力されるアドレスをレジスタファイル１２０に出力する。オペレーション解読部１１６は、拡張レジスタＥ０の上位ハーフワードと下位ハーフワードを入れ換えたデータを拡張レジスタ Ｅ２に格納する命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして、物理アドレス“００００”に対応した拡張レジスタＥ０の内容が読み出され、この内容がＥ０レジスタ１３１に格納される。
＜ＥＸステージ＞
Ｅ０レジスタ１３１に格納されたデータを入力とし、演算器１３３はオペレーション解読部１１６から供給される制御信号を元に、その上位ハーフワードと下位ハーフワードとを入れ換えたデータを生成し、その結果をＭ０レジスタ１４１に格納する。
Ｅ０レジスタ１３１に格納されたデータを入力とし、演算器１３３はオペレーション解読部１１６から供給される制御信号を元に、その上位ハーフワードと下位ハーフワードとを入れ換えたデータを生成し、その結果をＭ０レジスタ１４１に格納する。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。
＜ＷＢステージ＞
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータが、レジスタファイル１２０の第２のレジスタアドレス抽出部１１２が出力する格納先アドレス”００１０”に格納される。
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータが、レジスタファイル１２０の第２のレジスタアドレス抽出部１１２が出力する格納先アドレス”００１０”に格納される。
命令３ MOVH E2,(#-4,A3) は、第２の命令フォーマットにおける命令で拡張レジスタＥ２の値を、アドレスレジスタＡ３に格納されたアドレス値から“４”を引いたメモリアドレスに格納するというレジスタ-メモリ間転送（ストア）の命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第１のレジスタアドレス抽出部１１２は、ソースのデータアドレスとしてアドレスレジスタのアドレス”１１”を抽出する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして拡張レジスタのアドレス”００１０”を抽出する。レジスタアドレス変換部１１３は、アドレスレジスタのアドレス“１１”を４ビットのアドレス“１０１１”に 変換する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第１のレジスタアドレス抽出部１１２は、ソースのデータアドレスとしてアドレスレジスタのアドレス”１１”を抽出する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして拡張レジスタのアドレス”００１０”を抽出する。レジスタアドレス変換部１１３は、アドレスレジスタのアドレス“１１”を４ビットのアドレス“１０１１”に 変換する。
第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、レジスタアドレス変換部１１３から出力されるアドレスレジスタの４ビットのアドレス“１０１１”と、拡張レジスタの４ビットのアドレス“００１０”とを、レジスタファイル１２０に出力する。
オペレーション解読部１１６は、拡張レジスタＥ２の値を、アドレスレジスタＡ３に格納されたアドレス値から“４”を引いたメモリアドレスに格納するというレジスタ-メモリ間転送（ストア）の命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして、物理アドレス“００１０”に対応した拡張レジスタＥ２の内容が読み出され、その内容がＥ０レジスタ１３１に格納されると共に、物理アドレス“１０１１”に対応したアドレスレジスタＡ３の内容が読み出され、その内容がＥ１レジスタ１３２に格納される。
＜ＥＸステージ＞
Ｅ０レジスタ１３１に格納されたデータが演算器１３３をスルーして、Ｍ０レジスタ１４１に格納され、Ｅ１レジスタ１３２に格納されたアドレスは、オペレーション解読部１１６からの制御信号によって“４”だけ減算処理され、その演算結果をデータメモリ１４３のアドレス入力部に出力する。
Ｅ０レジスタ１３１に格納されたデータが演算器１３３をスルーして、Ｍ０レジスタ１４１に格納され、Ｅ１レジスタ１３２に格納されたアドレスは、オペレーション解読部１１６からの制御信号によって“４”だけ減算処理され、その演算結果をデータメモリ１４３のアドレス入力部に出力する。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータが、演算器１３３の演算結果で得られたアドレス値のデータメモリ１４３に格納される。
Ｍ０レジスタ１４１に格納されたデータが、演算器１３３の演算結果で得られたアドレス値のデータメモリ１４３に格納される。
＜ＷＢステージ＞
オペレーションはない。
オペレーションはない。
命令４ DMACH E6,E1 は、第２の命令フォーマットにおける命令で拡張レジスタＥ６の上位ハーフワードと拡張レジスタＥ１の上位ハーフワードとの乗算結果と、拡張レジスタＥ６の下位ハーフワードと拡張レジスタＥ１の下位ハーフワードとの乗算結果とを加算し、その加算結果を拡張レジスタＥ１に累算する演算命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”０１１０”を、格納先のアドレスとしてレジスタアドレス“０００１”を抽出する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”０１１０”を、格納先のアドレスとしてレジスタアドレス“０００１”を抽出する。
第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、第２のレジスタアドレス抽出部１１４から出力されるアドレスをレジスタファイル１２０に出力する。オペレーション解読部１１６は、拡張レジスタＥ６の上位ハーフワードと拡張レジスタＥ１の上位ハーフワードとの乗算結果と、拡張レジスタＥ６の下位ハーフワードと拡張レジスタＥ１の下位ハーフワードとの乗算結果とを加算し、その加算結果を拡張レジスタＥ１に累算する演算命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして物理アドレス“０１１０”に対応した拡張レジスタＥ６の内容が読み出され、その内容がＥ０レジスタ１３１に格納され、ソースのオペランドとして物理アドレス”０００１”に対応した拡張レジスタＥ１の内容が読み出される。
＜ＥＸステージ＞
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータの上位ハーフワードとＥ１レジスタ１３２に格納されたデータの上位ハーフワードとが抽出され、これ等の乗算が実行され、同時に、Ｅ０レジスタ１３１に格納されたデータの下位ハーフワードとＥ１レジスタ１３２に格納されたデータの下位ハーフワードとが抽出され、これ等の乗算が実行され、この２つの乗算結果とＥ１レジスタ１３２に格納されたデータとの加算が実行され、その加算結果がＭ０レジスタ１４１に格納される。
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータの上位ハーフワードとＥ１レジスタ１３２に格納されたデータの上位ハーフワードとが抽出され、これ等の乗算が実行され、同時に、Ｅ０レジスタ１３１に格納されたデータの下位ハーフワードとＥ１レジスタ１３２に格納されたデータの下位ハーフワードとが抽出され、これ等の乗算が実行され、この２つの乗算結果とＥ１レジスタ１３２に格納されたデータとの加算が実行され、その加算結果がＭ０レジスタ１４１に格納される。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。
＜ＷＢステージ＞
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータが、レジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”０００１”に格納される。
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータが、レジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”０００１”に格納される。
命令5 SUB 1,E3 は、第２の命令フォーマットにおける命令で拡張レジスタ Ｅ３に格納された値から“１”の減算を実行し、その演算結果を拡張レジスタＥ３に格納する演算命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”００１１”を、格納先のアドレスとしてレジスタアドレス“００１１”を抽出する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”００１１”を、格納先のアドレスとしてレジスタアドレス“００１１”を抽出する。
第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、第２のレジスタアドレス抽出部１１４から出力されるアドレスをレジスタファイル１２０に出力する。オペレーション解読部１１６は、拡張レジスタ Ｅ３から“１”だけ減算する演算命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして、物理アドレス“００１１”に対応した拡張レジスタＥ３の内容が読み出され、その内容がＥ０レジスタ１３１に格納される。
＜ＥＸステージ＞
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータが読み出され、“１”の減算が実行され、その結果がＭ０レジスタ１４１に格納される。
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータが読み出され、“１”の減算が実行され、その結果がＭ０レジスタ１４１に格納される。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。
＜ＷＢステージ＞
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータが、レジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”００１１”に格納される。
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータが、レジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”００１１”に格納される。
命令6 MOV (#4,E4+),E6 は、第２の命令フォーマットにおける命令で拡張レジスタＥ４で示されるメモリアドレスからデータを読み出し、このデータを拡張レジスタＥ６に格納し、データ格納後、拡張レジスタＥ４の値を“４”だけ加算するポストインクリメントメモリ-レジスタ間転送命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”０１００”を、格納先のアドレスとしてレジスタアドレス“０１１０”を抽出する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”０１００”を、格納先のアドレスとしてレジスタアドレス“０１１０”を抽出する。
第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、第２のレジスタアドレス抽出部１１４から出力されるアドレスをレジスタファイル１２０に出力する。オペレーション解読部１１６は、拡張レジスタ Ｅ４で示されるメモリアドレスからデータを読み出し、このデータを拡張レジスタＥ６に格納し、データ格納後、拡張レジスタＥ４の値を“４”だけ加算するポストインクリメントメモリ-レジスタ間転送命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして物理アドレス”０１００”に対応した拡張レジスタＥ４の内容が読み出され、この内容がＥ０レジスタ１３１に格納される。
＜ＥＸステージ＞
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータが読み出され、このデータをオペレーション解読部１１６からの制御信号によってデータメモリ１４３のアドレス入力部に出力する。また、“４”の加算を実行し、その結果がＭ０レジスタ１４１に格納される。
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータが読み出され、このデータをオペレーション解読部１１６からの制御信号によってデータメモリ１４３のアドレス入力部に出力する。また、“４”の加算を実行し、その結果がＭ０レジスタ１４１に格納される。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。また、オペレーション解読部１１６からの制御信号により、指定されるメモリアドレスのデータメモリ１４３からデータを読み出し、Ｗ０レジスタ１５１に格納する。
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。また、オペレーション解読部１１６からの制御信号により、指定されるメモリアドレスのデータメモリ１４３からデータを読み出し、Ｗ０レジスタ１５１に格納する。
＜ＷＢステージ＞
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータが、レジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”０１１０”に格納される。
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータが、レジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”０１１０”に格納される。
命令７ MOV (#4,E5+),E1 は、第２の命令フォーマットにおける命令で拡張レジスタＥ５で示されるメモリアドレスからデータを読み出して、拡張レジスタＥ１に格納し、データ格納後、拡張レジスタＥ５の値を“４”だけ加算するポストインクリメントメモリ-レジスタ間転送命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”０１０１”を、格納先のアドレスとしてレジスタアドレス“０００１”を抽出する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”０１０１”を、格納先のアドレスとしてレジスタアドレス“０００１”を抽出する。
第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、第２のレジスタアドレス抽出部１１４から出力されるアドレスをレジスタファイル１２０に出力する。オペレーション解読部１１６は、拡張レジスタＥ５で示されるメモリアドレスからデータを読み出し、このデータを拡張レジスタＥ１に格納し、このデータ格納後、拡張レジスタＥ５の値を“４”だけ加算するポストインクリメントメモリ-レジスタ間転送命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして物理アドレス”０１０１”に対応した拡張レジスタＥ５の内容が読み出され、この内容がＥ０レジスタ１３１に格納される。
＜ＥＸステージ＞
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータが読み出され、このデータが、オペレーション解読部１１６からの制御信号によってデータメモリ１４３のアドレス入力部に出力される。また、“４”の加算を実行し、その結果がＭ０レジスタ１４１に格納される。
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータが読み出され、このデータが、オペレーション解読部１１６からの制御信号によってデータメモリ１４３のアドレス入力部に出力される。また、“４”の加算を実行し、その結果がＭ０レジスタ１４１に格納される。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。また、オペレーション解読部１１６からの制御信号によって、指定されるメモリアドレスのデータメモリ１４３からデータを読み出し、このデータをＷ０レジスタ１５１に格納する。
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。また、オペレーション解読部１１６からの制御信号によって、指定されるメモリアドレスのデータメモリ１４３からデータを読み出し、このデータをＷ０レジスタ１５１に格納する。
＜ＷＢステージ＞
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータは、レジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”０００１”に格納される。
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータは、レジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”０００１”に格納される。
命令8 LGE は、第１の命令フォーマットにおける命令で前記命令４で実行された減算命令の結果が“０”以上の値の場合には、前記命令１の前に示されるLOOP 番地にプログラムカウンタ１２４の値を変更し、ループ命令を実行する命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第１の命令フォーマットによる命令であることを出力する。オペレーション解読部１１６はループ命令であることを解読し、その制御信号を生成する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第１の命令フォーマットによる命令であることを出力する。オペレーション解読部１１６はループ命令であることを解読し、その制御信号を生成する。
オペレーション制御部１１６から出力される制御信号に基づいてレジスタファイル１２０内のプログラムカウンタ１２４の値がＥ０レジスタ１３１に格納される。
＜ＥＸステージ＞
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータが読み出され、オペレーション解読部１１６から出力される制御信号に基づいて、ループの飛び先アドレス値がＭ０レジスタ１４１に格納される。
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータが読み出され、オペレーション解読部１１６から出力される制御信号に基づいて、ループの飛び先アドレス値がＭ０レジスタ１４１に格納される。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。
＜ＷＢステージ＞
Ｗ０レジスタ１５１に格納されたデータが、レジスタファイル１２０内のプログラムカウンタ１２４に格納される。
Ｗ０レジスタ１５１に格納されたデータが、レジスタファイル１２０内のプログラムカウンタ１２４に格納される。
以上、図１４で示した命令において、命令３及び命令５は４バイト命令、命令１、命令２、命令４、命令６及び命令７は３バイト命令、命令８は１バイト命令である。図１４で示した命令はトータルで２４バイトのコードサイズとなっている。
図１５は、前記図１４に示した命令を第３の命令フォーマットを用いて書き換えた命令を示している。図１４の命令４及び命令５をマージして命令４”DMACH_SUB”に、図１４の命令７及び命令８をマージして命令６”MOV_LGE”に各々置き換えている。
図１５で示した命令は、各々、命令１は第１の命令フォーマットのメモリへのハーフワード転送命令を示し、命令２は第２の命令フォーマットのハーフワードスワップ（入れ換え）命令を、命令３は第２の命令フォーマットのメモリへのハーフワード転送命令を示し、命令４はハーフワード並列積和演算命令及び即値減算命令の並列実行命令を、命令５は第２の命令フォーマットのメモリからの転送命令を、命令６はメモリからのデータ転送及びと条件分岐の並列実行命令を示している。
以下、詳細にその動作タイミングについて述べる。
命令１ MOVH D0,(#-6,A3) は、第１の命令フォーマットにおける命令でデータレジスタＤ０の値を、アドレスレジスタＡ３に格納されたアドレス値から“６”を引いたメモリアドレスに格納するというレジスタ-メモリ間転送（ストア）の命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第１の命令フォーマットによる命令であることを出力する。第１のレジスタアドレス抽出部１１２は、ソースのデータアドレスとしてデータレジスタのアドレス“００”とアドレスレジスタのアドレス”１１”とを抽出する。レジスタアドレス変換部１１３は、データレジスタのアドレス“００”を４ビットのアドレス“１１００”に、アドレスレジスタのアドレス“１１”を４ビットのアドレス“１０１１”に各々変換する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第１の命令フォーマットによる命令であることを出力する。第１のレジスタアドレス抽出部１１２は、ソースのデータアドレスとしてデータレジスタのアドレス“００”とアドレスレジスタのアドレス”１１”とを抽出する。レジスタアドレス変換部１１３は、データレジスタのアドレス“００”を４ビットのアドレス“１１００”に、アドレスレジスタのアドレス“１１”を４ビットのアドレス“１０１１”に各々変換する。
第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、レジスタアドレス変換部１１３から出力されるデータレジスタの４ビットのアドレス“１１００”と、アドレスレジスタの４ビットのアドレス“１０１１”とを、レジスタファイル１２０に出力する。
オペレーション解読部１１６は、データレジスタＤ０の値を、アドレスレジスタＡ３に格納されたアドレス値から“６”を引いたメモリアドレスに格納するというレジスタ-メモリ間転送（ストア）の命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして、物理アドレス“１１００”に対応したデータレジスタＤ０の内容が読み出され、その内容がＥ０レジスタ１３１に格納され、物理アドレス“１０１１”に対応したアドレスレジスタＡ３の内容が読み出され、その内容がＥ１レジスタ１３２に格納される。
＜ＥＸステージ＞
Ｅ０レジスタ１３１に格納されたデータが演算器１３３をスルーして、Ｍレジスタ１４１に格納され、Ｅ１レジスタ１３２に格納されたアドレスは、オペレーション解読部１１６からの制御信号によって“６”だけ減算処理され、その演算結果をデータメモリ１４３のアドレス入力部に出力する。
Ｅ０レジスタ１３１に格納されたデータが演算器１３３をスルーして、Ｍレジスタ１４１に格納され、Ｅ１レジスタ１３２に格納されたアドレスは、オペレーション解読部１１６からの制御信号によって“６”だけ減算処理され、その演算結果をデータメモリ１４３のアドレス入力部に出力する。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータが、演算器１３３の演算結果で得られたアドレス値のデータメモリ１４３に格納される。
Ｍ０レジスタ１４１に格納されたデータが、演算器１３３の演算結果で得られたアドレス値のデータメモリ１４３に格納される。
＜ＷＢステージ＞
オペレーションはない。
オペレーションはない。
命令２ SWHW E0,E2 は、第２の命令フォーマットにおける命令で拡張レジスタ Ｅ０の上位ハーフワードと下位ハーフワードとを入れ換えたデータを拡張レジスタＥ２に格納する命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”００００”を、格納先のアドレスとしてレジスタアドレス“００１０”を抽出する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”００００”を、格納先のアドレスとしてレジスタアドレス“００１０”を抽出する。
第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、第２のレジスタアドレス抽出部１１４から出力されるアドレスをレジスタファイル１２０に出力する。オペレーション解読部１１６は、拡張レジスタ Ｅ０の上位ハーフワードと下位ハーフワードとを入れ換えたデータを拡張レジスタＥ２に格納する命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして、物理アドレス“００００”に対応した拡張レジスタＥ０の内容が読み出され、その内容がＥ０レジスタ１３１に格納される。
＜ＥＸステージ＞
演算器１３３は、Ｅ０レジスタ１３１に格納されたデータを入力とし、演算器１３３はオペレーション解読部１１６から供給される制御信号を元に、その上位ハーフワードと下位ハーフワードとを入れ換えたデータを生成し、その結果をＭ０レジスタ１４１に格納する。
演算器１３３は、Ｅ０レジスタ１３１に格納されたデータを入力とし、演算器１３３はオペレーション解読部１１６から供給される制御信号を元に、その上位ハーフワードと下位ハーフワードとを入れ換えたデータを生成し、その結果をＭ０レジスタ１４１に格納する。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。
＜ＷＢステージ＞
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータがレジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”００１０”に格納される。
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータがレジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”００１０”に格納される。
命令３ MOVH E2,(#-4,A3) は、第２の命令フォーマットにおける命令で拡張レジスタＥ２の値を、アドレスレジスタＡ３に格納されたアドレス値から“４”を引いたメモリアドレスに格納するというレジスタ->メモリ間転送（ストア）の命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第１のレジスタアドレス抽出部１１２は、ソースのデータアドレスとしてアドレスレジスタのアドレス”１１”を抽出する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして拡張レジスタのアドレス”００１０”を抽出する。レジスタアドレス変換部１１３は、アドレスレジスタのアドレス“１１”を４ビットのアドレス“１０１１”に変換する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第１のレジスタアドレス抽出部１１２は、ソースのデータアドレスとしてアドレスレジスタのアドレス”１１”を抽出する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして拡張レジスタのアドレス”００１０”を抽出する。レジスタアドレス変換部１１３は、アドレスレジスタのアドレス“１１”を４ビットのアドレス“１０１１”に変換する。
第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、レジスタアドレス変換部１１３から出力されるアドレスレジスタの４ビットのアドレス“１０１１”と、拡張レジスタの４ビットのアドレス“００１０”とを、レジスタファイル１２０に出力する。
オペレーション解読部１１６は、拡張レジスタＥ２の値を、アドレスレジスタＡ３に格納されたアドレス値から“４”を引いたメモリアドレスに格納するというレジスタ-メモリ間転送（ストア）の命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして、物理アドレス“００１０”に対応した拡張レジスタＥ２の内容が読み出され、その内容がＥ０レジスタ１３１に格納され、物理アドレス“１０１１”に対応したアドレスレジスタＡ３の内容が読み出され、その内容がＥ１レジスタ１３２に格納される。
＜ＥＸステージ＞
Ｅ０レジスタ１３１に格納されたデータが演算器１３３をスルーして、Ｍ０レジスタ１４１に格納され、Ｅ１レジスタ１３２に格納されたアドレスは、オペレーション解読部１１６からの制御信号によって“４”だけ減算処理され、その演算結果をデータメモリ１４３のアドレス入力部に出力する。
Ｅ０レジスタ１３１に格納されたデータが演算器１３３をスルーして、Ｍ０レジスタ１４１に格納され、Ｅ１レジスタ１３２に格納されたアドレスは、オペレーション解読部１１６からの制御信号によって“４”だけ減算処理され、その演算結果をデータメモリ１４３のアドレス入力部に出力する。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータが、演算器１３３の演算結果で得られたアドレス値のデータメモリ１４３に格納される。
Ｍ０レジスタ１４１に格納されたデータが、演算器１３３の演算結果で得られたアドレス値のデータメモリ１４３に格納される。
＜ＷＢステージ＞
オペレーションはない。
オペレーションはない。
命令4 DMACH_SUB E6,E1,1,E3 は、第３の命令フォーマットにおける命令で拡張レジスタＥ６の上位ハーフワードと拡張レジスタＥ１の上位ハーフワードとの乗算結果と、拡張レジスタＥ６の下位ハーフワードと拡張レジスタＥ１の下位ハーフワードとの乗算結果とを加算し、その加算結果を拡張レジスタＥ１に累算するユニットと、拡張レジスタＥ３から“１”だけ減算するユニットとから構成され、これ等のユニットを並列に実行する命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第３の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”０１１０”を、格納先のアドレスとしてレジスタアドレス“０００１”を抽出する。また、第３のレジスタアドレス抽出部１１５は、ソース及び格納先のデータアドレスとして、”００１１”を抽出する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第３の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”０１１０”を、格納先のアドレスとしてレジスタアドレス“０００１”を抽出する。また、第３のレジスタアドレス抽出部１１５は、ソース及び格納先のデータアドレスとして、”００１１”を抽出する。
第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、第２のレジスタアドレス抽出部１１４から出力されるアドレスをレジスタファイル１２０に出力する。オペレーション解読部１１６は、拡張レジスタＥ０の上位ハーフワードと拡張レジスタＥ１の上位ハーフワードとの乗算結果と、拡張レジスタＥ６の下位ハーフワードと拡張レジスタＥ１の下位ハーフワードとの乗算結果とを加算し、その加算結果を拡張レジスタＥ１に累算する演算命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして、物理アドレス“０１１０”に対応した拡張レジスタＥ６の内容が読み出され、その内容がＥ０レジスタ１３１に格納され、ソースのオペランドとして、物理アドレス”０００１”に対応した拡張レジスタＥ１の内容がＥ１レジスタ１３２に読み出される。また、並行して、レジスタファイル１２０からは、ソースのオペランドとして、物理アドレス”００１１”に対応した拡張レジスタＥ３の値がＥ２レジスタ１３４に読み出される。
＜ＥＸステージ＞
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータの上位ハーフワードとＥ１レジスタ１３２に格納されたデータの上位ハーフワードとが抽出され、それ等の乗算が実行され、同時に、Ｅ０レジスタ１３１に格納されたデータの下位ハーフワードとＥ１レジスタ１３２に格納されたデータの下位ハーフワードとが抽出され、それ等の乗算が実行され、この２つの乗算結果と、Ｅ１レジスタ１３２に格納されたデータとの加算が実行され、その結果がＭ０レジスタ１４１に格納される。また、並行して、Ｅ２レジスタ１３４に格納されたデータから、“１”の減算を実行し、その減算結果をＭ１レジスタ１４２に格納する。
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータの上位ハーフワードとＥ１レジスタ１３２に格納されたデータの上位ハーフワードとが抽出され、それ等の乗算が実行され、同時に、Ｅ０レジスタ１３１に格納されたデータの下位ハーフワードとＥ１レジスタ１３２に格納されたデータの下位ハーフワードとが抽出され、それ等の乗算が実行され、この２つの乗算結果と、Ｅ１レジスタ１３２に格納されたデータとの加算が実行され、その結果がＭ０レジスタ１４１に格納される。また、並行して、Ｅ２レジスタ１３４に格納されたデータから、“１”の減算を実行し、その減算結果をＭ１レジスタ１４２に格納する。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納されると共に、Ｍ１レジスタ１４２に格納されたデータがデータメモリ１４３をスルーし、Ｗ１レジスタに格納される。
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納されると共に、Ｍ１レジスタ１４２に格納されたデータがデータメモリ１４３をスルーし、Ｗ１レジスタに格納される。
＜ＷＢステージ＞
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータが、レジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”０００１”に格納され、これに並行して、Ｗ１レジスタ１５２に格納されたデータが読み出され、このデータが、レジスタファイル１２０の第３のレジスタアドレス抽出部１１５が出力する格納先アドレス”００１１”に格納される。
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータが、レジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”０００１”に格納され、これに並行して、Ｗ１レジスタ１５２に格納されたデータが読み出され、このデータが、レジスタファイル１２０の第３のレジスタアドレス抽出部１１５が出力する格納先アドレス”００１１”に格納される。
命令5 MOV (#4,E4+),E6 は、第２の命令フォーマットにおける命令で拡張レジスタＥ４で示されるメモリアドレスからデータを読み出し、このデータを拡張レジスタＥ６に格納し、データ格納後、拡張レジスタＥ４の値を“４”だけ加算するポストインクリメントメモリ-レジスタ間転送命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”０１００”を、格納先のアドレスとしてレジスタアドレス“０１１０”を抽出する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第２の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”０１００”を、格納先のアドレスとしてレジスタアドレス“０１１０”を抽出する。
第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、第２のレジスタアドレス抽出部１１４から出力されるアドレスをレジスタファイル１２０に出力する。オペレーション解読部１１６は、拡張レジスタ Ｅ４で示されるメモリアドレスからデータを読み出し、このデータを拡張レジスタＥ６に格納し、データ格納後、拡張レジスタＥ４の値を“４”だけ加算するポストインクリメントメモリ-レジスタ間転送命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして、物理アドレス”０１００”に対応した拡張レジスタＥ４の内容が読み出され、その内容がＥ０レジスタ１３１に格納される。
＜ＥＸステージ＞
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータが読み出され、このデータを、オペレーション解読部１１６からの制御信号によってデータメモリ１４３のアドレス入力部に出力する。また、“４”の加算を実行し、その結果がＭ０レジスタ１４１に格納される。
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータが読み出され、このデータを、オペレーション解読部１１６からの制御信号によってデータメモリ１４３のアドレス入力部に出力する。また、“４”の加算を実行し、その結果がＭ０レジスタ１４１に格納される。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。また、オペレーション解読部１１６からの制御信号によって、指定されるメモリアドレスのデータメモリ１４３からデータを読み出し、このデータをＷ０レジスタ１５１に格納する。
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。また、オペレーション解読部１１６からの制御信号によって、指定されるメモリアドレスのデータメモリ１４３からデータを読み出し、このデータをＷ０レジスタ１５１に格納する。
＜ＷＢステージ＞
Ｗ０レジスタ１５１に格納されたデータが読み出され、レジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”０１１０”に格納される。
Ｗ０レジスタ１５１に格納されたデータが読み出され、レジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”０１１０”に格納される。
命令6 MOV_LGE (#4,E5+),E1 は、第３の命令フォーマットにおける命令で拡張レジスタＥ５で示されるメモリアドレスからデータを読み出し、このデータを拡張レジスタＥ１に格納し、データ格納後、拡張レジスタＥ５の値を“４”だけ加算するポストインクリメントメモリ-レジスタ間転送命令であるユニットと、前記命令４で実行された減算命令の結果が“０”以上の値の場合には、前記命令１の前に示されるLOOP番地にプログラムカウンタ１２４の値を変更するループ命令であるユニットとを並列に実行する命令である。
＜ＩＦステージ＞
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
命令フェッチ部１０２が命令メモリ１０１から命令を読み出して、命令レジスタ１０３に格納する。
＜ＤＥＣステージ＞
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第３の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”０１０１”を、格納先のアドレスとしてレジスタアドレス“０００１”を抽出する。
命令型判定部１１１は、命令レジスタ１０３に格納された命令を解読して、この命令が第３の命令フォーマットによる命令であることを出力する。第２のレジスタアドレス抽出部１１４は、ソースのデータアドレスとして”０１０１”を、格納先のアドレスとしてレジスタアドレス“０００１”を抽出する。
第１のレジスタアドレスセレクタ１１７は、命令型判定部１１１からの制御信号に応じて、第２のレジスタアドレス抽出部１１４から出力されるアドレスをレジスタファイル１２０に出力する。オペレーション解読部１１６は、拡張レジスタ Ｅ５で示されるメモリアドレスからデータを読み出し、このデータを拡張レジスタ Ｅ１に格納し、データ格納後、拡張レジスタＥ５の値を“４”だけ加算するポストインクリメントメモリ-レジスタ間転送命令であることを解読し、その制御信号を生成する。
レジスタファイル１２０からは、ソースのオペランドとして、物理アドレス”０１０１”に対応した拡張レジスタＥ５の内容が読み出され、この内容がＥ０レジスタ１３１に格納される。
更に、オペレーション解読部１１６は、もう一方のユニットがループ命令であることを解読し、その制御信号を生成する。
オペレーション制御部１１６から出力される制御信号に基づいて、レジスタファイル１２０内のプログラムカウンタ１２４の値がＥ２レジスタ１３４に格納される。
＜ＥＸステージ＞
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータが読み出され、このデータを、オペレーション解読部１１６からの制御信号によってデータメモリ１４３のアドレス入力部に出力する。また、“４”の加算を実行し、その結果がＭ０レジスタ１４１に格納される。
演算器１３３において、Ｅ０レジスタ１３１に格納されたデータが読み出され、このデータを、オペレーション解読部１１６からの制御信号によってデータメモリ１４３のアドレス入力部に出力する。また、“４”の加算を実行し、その結果がＭ０レジスタ１４１に格納される。
演算器１３６において、Ｅ２レジスタ１３４に格納されたデータが読み出され、オペレーション解読部１１６から出力される制御信号に基づいてループの飛び先アドレス値がＭ１レジスタ１４２に格納される。
＜ＭＥＭステージ＞
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。また、オペレーション解読部１１６からの制御信号によって、指定されるメモリアドレスのデータメモリ１４３からデータを読み出し、このデータをＷ０レジスタ１５１に格納する。
Ｍ０レジスタ１４１に格納されたデータがデータメモリ１４３をスルーし、Ｗ０レジスタ１５１に格納される。また、オペレーション解読部１１６からの制御信号によって、指定されるメモリアドレスのデータメモリ１４３からデータを読み出し、このデータをＷ０レジスタ１５１に格納する。
Ｍ１レジスタ１４２に格納されたデータがデータメモリ１４３をスルーし、Ｗ１レジスタ１５２に格納される。
＜ＷＢステージ＞
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータが、レジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”０００１”に格納される。
Ｗ０レジスタ１５１に格納されたデータが読み出され、このデータが、レジスタファイル１２０の第２のレジスタアドレス抽出部１１４が出力する格納先アドレス”０００１”に格納される。
Ｗ１レジスタ１５２に格納されたデータは、レジスタファイル１２０内のプログラムカウンタ１２４に格納される。
図１５で示した命令において、命令３及び命令５は４バイト命令、命令１及び命令２は３バイト命令、命令４は４バイト命令、命令６は４バイト命令を示している。図１５で示した命令はトータルで２２バイトのコードサイズとなっている。
このように、本実施の形態で示した第３の命令フォーマットを持つ命令により、コードサイズが２４バイトから２２バイトへとコードサイズの縮小を図れることが示された。更には、図１４から図１５へ命令を変更することにより、命令の数も８命令から６命令に削減でき、実行性能の向上も実現されることが示されている。
尚、本発明は、以上で説明した実施の形態のデータ処理装置に限られないことは勿論である。例えば、本実施の形態では、アドレスレジスタ及びデータレジスタを拡張したが、汎用レジスタを拡張してもよい。また、本実施の形態では、アドレスレジスタを４個、データレジスタを４個、拡張レジスタを８個として説明したが、レジスタの個数は何個でもよい。更に、本実施の形態では、第１の命令フォーマットで第１のレジスタファイル２２０を指定し、第２の命令フォーマットで第１のレジスタファイル２２０を含んだ第２のレジスタファイル１２０を指定したが、本発明はこれに限定されず、第２のレジスタファイルのレジスタ数を第１のレジスタファイルのレジスタ数よりも多くし、第２の命令フォーマットでこの第２のレジスタファイルのみを指定し、第１のレジスタファイルは指定しない構成としても良い。
また、第３の命令フォーマットとして、２つのユニットを並列実行する命令のフォーマットを採用したが、２つのユニットに限定されず、３つ以上のユニットを並列実行する命令のフォーマットとしてもよいのは勿論である。
以上説明したように、本発明は、従来のモード設定信号等を出力する特別の命令を用いる必要をなくして、プログラムサイズを有効に小さくしつつ、１つの命令で多数のレジスタを用いた動作を実行できて、信号処理等のデータ処理の処理速度を高速化できるので、ＣＰＵ又はマイクロプロセッサ等のデータ処理装置として有用である。
１０１ 命令メモリ
１０２ 命令フェッチ部
１０３ 命令レジスタ
１１０ 命令解読器
１１１ 命令型判定部（識別手段）
１１２ 第１のレジスタアドレス抽出部
１１３ レジスタアドレス変換部
１１４ 第２のレジスタアドレス抽出部
１１５ 第３のレジスタアドレス抽出部
１１６ オペレーション解読部
１１７ 第１のレジスタアドレスセレクタ
１２０ レジスタファイル（第２のレジスタファイル）
１２１ 汎用レジスタ
１２２ スタックポインタ
１２３ Processor Status Word
１２４ プログラムカウンター
Ｅ０〜Ｅ７ 拡張レジスタ
１３３、１３６ 演算器
２２０ 第１のレジスタファイル
１０２ 命令フェッチ部
１０３ 命令レジスタ
１１０ 命令解読器
１１１ 命令型判定部（識別手段）
１１２ 第１のレジスタアドレス抽出部
１１３ レジスタアドレス変換部
１１４ 第２のレジスタアドレス抽出部
１１５ 第３のレジスタアドレス抽出部
１１６ オペレーション解読部
１１７ 第１のレジスタアドレスセレクタ
１２０ レジスタファイル（第２のレジスタファイル）
１２１ 汎用レジスタ
１２２ スタックポインタ
１２３ Processor Status Word
１２４ プログラムカウンター
Ｅ０〜Ｅ７ 拡張レジスタ
１３３、１３６ 演算器
２２０ 第１のレジスタファイル
Claims (9)
- 所定個のレジスタを持つ第１レジスタファイルと、
前記第１レジスタファイルのレジスタ数よりも多い個数のレジスタを持つ第２レジスタファイルと、
前記第１レジスタファイルのレジスタを指定するための第１レジスタ指定領域を有する第１命令フォーマットで記述される命令と、前記第２レジスタファイルのレジスタを指定するための第２レジスタ指定領域を有する第２命令フォーマットで記述される命令と、前記第２レジスタファイルのレジスタを指定するための第２レジスタ指定領域を有する第３命令フォーマットで記述される命令とを受け、この第１、第２及び第３の命令フォーマットで記述される各命令を各々解読する命令解読器と、
前記命令解読器が前記第１命令フォーマットで記述される命令を解読すると、この命令を前記第１レジスタファイルに保持されたデータを用いて実行し、前記命令解読器が前記第２命令フォーマットで記述される命令及び前記第３命令フォーマットで記述される命令を解読すると、この各命令を前記第２レジスタファイルに保持されたデータを用いて実行する複数個の演算器とを備え、
前記第１命令フォーマット及び前記第２命令フォーマットでは、各々、前記複数個の演算器の１つを用いた単一演算命令のみが指定され、
前記第３命令フォーマットでは前記複数個の演算器の複数を用いた並列演算命令が指定され、
前記命令解読器が前記第３命令フォーマットによって指定される並列演算命令を解読すると、それぞれが前記第２レジスタファイルに保持されたデータを用いる複数の演算を、前記複数個の演算器を用いて並列に実行する
ことを特徴とするデータ処理装置。 - 前記請求項１に記載のデータ処理装置において、
前記第２レジスタ指定領域は、前記第１レジスタ指定領域よりも大きい
ことを特徴とするデータ処理装置。 - 前記請求項１に記載のデータ処理装置において、
前記第１命令フォーマットで記述される命令と前記第２命令フォーマットで記述される命令と前記第３命令フォーマットで記述される命令とを保持する命令レジスタを備え、
前記命令解読器は、前記命令レジスタから命令が直接に供給される
ことを特徴とするデータ処理装置。 - 前記請求項１に記載のデータ処理装置において、
前記命令解読器は、前記第１命令フォーマットで記述される命令を、前記第２又は第３命令フォーマットに変換することなく、解読する
ことを特徴とするデータ処理装置。 - 前記請求項１に記載のデータ処理装置において、
前記命令解読器は、前記第２及び第３命令フォーマットで記述される命令を、前記第１命令フォーマットに変換することなく、解読する
ことを特徴とするデータ処理装置。 - 前記請求項１に記載のデータ処理装置において、
前記第２レジスタファイルは、前記第１レジスタファイルが持つ所定個のレジスタを含んで構成される
ことを特徴とするデータ処理装置。 - 前記請求項６に記載のデータ処理装置において、
前記命令解読器は、前記第１命令フォーマットで記述される命令を受け、この命令が指定する第１レジスタファイルのレジスタのアドレスを、前記第２又は第３命令フォーマットで記述されるレジスタのアドレスに変換するアドレス変換部を備える
ことを特徴とするデータ処理装置。 - 前記請求項７に記載のデータ処理装置において、
前記命令解読器は、各命令を記述する命令フォーマットが前記第１、第２又は第３命令フォーマットであることを識別する識別手段を有し、
前記識別手段は、識別された命令フォーマットが前記第１命令フォーマットであるとき、前記アドレス変換部により変換されたアドレスを前記第１レジスタファイルに出力させる
ことを特徴とするデータ処理装置。 - 複数個の演算器を備え、第１レジスタ指定領域を有する第１の命令コード並びに第２レジスタ指定領域を有する第１及び第２の追加命令コードを実行するデータ処理装置であって、
前記第１及び第２の追加命令コード中の前記第２レジスタ指定領域によって指定される基本レジスタ及び拡張レジスタを備え、
前記第１の命令コードは、他のデータ処理装置によっても実行される命令コードであり、前記第１及び第２の追加命令コードは前記他のデータ処理装置によっては実行されない命令コードであり、前記第１及び第２の追加命令コードは前記第１の命令コードに対して互換性を有し、
前記第１の命令コード及び前記第１の追加命令コードでは前記複数個の演算器の１つを用いた単一演算命令のみが実行され、
前記第２の追加命令コードでは前記複数個の演算器の複数を用いた並列演算命令が実行され、
前記第２の追加命令コードで並列演算命令が実行される場合は、複数の演算のいずれの演算についても前記基本レジスタと前記拡張レジスタとの両方からデータを取り出して演算を行うことができ、
前記他のデータ処理装置は、拡張レジスタを有さず、基本レジスタのみを有して、この基本レジスタのみを指定するためにあって前記第２レジスタ指定領域よりもビット幅の小さい前記第１レジスタ指定領域を有する前記第１の命令コードを実行し、
前記第１の命令コードは前記拡張レジスタを指定しない
ことを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003290766A JP3901670B2 (ja) | 1998-03-11 | 2003-08-08 | データ処理装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5968098 | 1998-03-11 | ||
| JP11558898 | 1998-04-24 | ||
| JP2003290766A JP3901670B2 (ja) | 1998-03-11 | 2003-08-08 | データ処理装置 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06223099A Division JP3472504B2 (ja) | 1998-03-11 | 1999-03-09 | 命令解読方法、命令解読装置及びデータ処理装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2004005738A JP2004005738A (ja) | 2004-01-08 |
| JP2004005738A5 JP2004005738A5 (ja) | 2005-09-29 |
| JP3901670B2 true JP3901670B2 (ja) | 2007-04-04 |
Family
ID=30448907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003290766A Expired - Lifetime JP3901670B2 (ja) | 1998-03-11 | 2003-08-08 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3901670B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9727336B2 (en) | 2011-09-16 | 2017-08-08 | International Business Machines Corporation | Fine-grained instruction enablement at sub-function granularity based on an indicated subrange of registers |
| US9411585B2 (en) | 2011-09-16 | 2016-08-09 | International Business Machines Corporation | Multi-addressable register files and format conversions associated therewith |
| CN113157636B (zh) * | 2021-04-01 | 2023-07-18 | 西安邮电大学 | 协处理器、近数据处理装置和方法 |
-
2003
- 2003-08-08 JP JP2003290766A patent/JP3901670B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2004005738A (ja) | 2004-01-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7664934B2 (en) | Data processor decoding instruction formats using operand data | |
| EP1734440B1 (en) | Processor for executing highly efficient VLIW instructions | |
| US7676653B2 (en) | Compact instruction set encoding | |
| US6490673B1 (en) | Processor, compiling apparatus, and compile program recorded on a recording medium | |
| JP2816248B2 (ja) | データプロセッサ | |
| JPH0926878A (ja) | データ処理装置 | |
| KR0167005B1 (ko) | 중앙처리장치 | |
| US4945511A (en) | Improved pipelined processor with two stage decoder for exchanging register values for similar operand instructions | |
| JP3781519B2 (ja) | プロセッサの命令制御機構 | |
| JP2003044273A (ja) | データ処理装置及びデータ処理方法 | |
| US7047396B1 (en) | Fixed length memory to memory arithmetic and architecture for a communications embedded processor system | |
| JP3901670B2 (ja) | データ処理装置 | |
| US6925548B2 (en) | Data processor assigning the same operation code to multiple operations | |
| US6209080B1 (en) | Constant reconstruction processor that supports reductions in code size and processing time | |
| JP3472504B2 (ja) | 命令解読方法、命令解読装置及びデータ処理装置 | |
| JP2004005738A5 (ja) | ||
| WO2019102662A1 (ja) | プロセッサ、情報処理装置および処理方法 | |
| JP3915019B2 (ja) | Ｖｌｉｗプロセッサ、プログラム生成装置、および記録媒体 | |
| JP3199603B2 (ja) | コードサイズ縮小化マイクロプロセッサ | |
| JP3634292B2 (ja) | ファンクション・オペランド分割型プロセッサ | |
| JPH117388A (ja) | プロセッサ | |
| JPH10105399A (ja) | データ処理装置 | |
| JP2000099329A (ja) | プロセッサ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050715 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050715 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060411 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060609 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060704 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20060829 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060928 |
|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20061107 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061212 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061226 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110112 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120112 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130112 Year of fee payment: 6 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |