JPS59188900A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、２ワ一ド幅のデータ処理を採用したデータ処
理装置に関する。

（従来技術） 従来、主記憶装置のセグメントを保護するだめにサイズ
チェックを行なう場合には、次の２通りの方式が採用さ
れていた。

ひとつは、実アドレス計算を実行する前にセグメントサ
イズとオペランドの最大オフセットアドレスとの比較を
行ない、オペランドのオフセットアドレスがセグメント
サイズを超えている場合にはサイズエラーとして割込み
処理を実行し、セグメントサイズの範囲内にある場合に
は上記セグメントのペースアドレスとオフセットアドレ
スとから実アドレスを生成する方式である。　いまひと
つはデータ処理用の演算器により実アドレスの計算を実
行すると同時に、サイズチェック専用の演算器によりセ
グメントサイズやオペランドのバイト長などとオフセッ
トアドレスとの加算を実行し、この演算器からのキャリ
ー信号出力をサイズエラー割込み信号として送出し、サ
イズエラーが発生したときにはサイズエラー処理のマイ
クロプログラムルーチンへ処理を移行させる方式である
。

前者の方式においては、サイズチェックのだめのマイク
ロステップと分岐のだめのマイクロステップとが必要で
あシ、ソフトウェア命令の実行時間が長くなると云う欠
点があった。

後者の方式においては、同一のマイクロステップにより
実アドレス計算とサイズチェックとを実行するため、ソ
フトウェア命令の実行時間を短縮できるが、専用の加算
器を含むノ・−ドウエア量が増加すると云う欠点があっ
た。

（発明の目的） 本発明の目的は、通常は２ワ一ド幅で命令を実行するこ
とが可能な演算器を使用し、複数個のセグメントに分割
された主記憶装置上の実アドレスの生成時には、演算器
の上位ワード側でセグメントのベースアドレスとオフセ
ットアドレスとを加算して実アドレスを生成し、演算器
の下位ワード側で上記セグメントのサイズチェックを同
時に実行することにより、同一ステップにより実アドレ
スの生成とセグメントのサイズチェックとを行ない、ノ
・−ドウエア量を増加することなく処理能力を向上させ
たデータ処理装置を提供することにある。

（発明の構成） 本発明によるデータ処理装置は主記憶装置が複数個のセ
グメントに分割され、主記憶装置上の実アドレスはセグ
メントのベースアドレスとセグメントの内部のオフセッ
トアドレスとの加算により生成したものである。

本発明によるデータ処理装置は演算器と、セグメント情
報レジスタ群と、命令レジスタと、整合器とを具備した
ものである。

演算器は２ワ一ド幅の演算が可能な形式のものであり、
セグメント情報レジスタ群はセグメントのベースアドレ
スとセグメントサイズとを格納するだめのものである。

命令レジスタは少なくともオペランドのオペランドサイ
ズとオフセットアドレスとを格納するだめのものであり
、整合器はセグメントサイズの１の補数とオペランドサ
イズとを整合させて新たな情報を生成するだめのもので
ある。

本発明においては上記各要素を具備し、通常の演算は演
算器により２ワ一ド幅にょシ実行し、実アドレスの生成
時には演算器の上位ワード側によりセグメントペースア
ドレスとオフセットアドレスとの加算を実行して主記憶
装置上に実アドレスを生成し、同時に演算器の下位ワー
ド側では整合器により生成された新しい情報とオフセッ
トアドレスとの加算を実行し、オペランドアドレスがセ
グメントサイズの内部に存在するか否かを判定すること
により、実アドレスの生成とセグメントサイズのチェッ
クとを同時に実行できるように構成したものである。

（実施例） 次に、本発明について図面を参照して詳細に説明する。

第１図は本発明における基本的な実アドレス生成とサイ
ズチェックとの方式を説明する図である。

第１図において、マクロ命令はオペレーションコートト
、ペースアドレスレジスタナンハート、オペランドサイ
ズと、セグメント内オフセットアドレスとを情報として
備え、命令レジスタ１に格納されている。　各セグメン
トのベースアドレスとセグメントサイズとは他の情報と
してセグメント情報レジスタ群２に格納されている。

主記憶装置上の実アドレスの生成時には、マクロ命令に
セットされたペースアドレスレジスタナンバーによって
、セグメント情報レジスタ群２から該当するセグメント
のベースアドレスとセグメントサイズとを取出す。

セグメントのベースアドレスは２５６セグメント単位ご
とに設定されているので、ベースアドレスの下位８ビツ
トに零を付加し、２４ビット形式に拡張してマクロ命令
のなかのオフセットアドレスの１６ビツトと加算して実
アドレスを生成する。　いっぽう、サイズチェックは次
のようにして行なう。

すなわち、最初にセグメント情報レジスタ群２から取出
された８ビツトのセグメントサイズの下位８ビツトに論
理値１を付加する。

次に、と庇によって１６ビツトに拡張したセグメントサ
イズ情報とマクロ命令に含まれたオフセットアドレスに
対してオペランドサイズを加算したアドレス情報とを比
較し、後者が前者の値を超えた場合にはサイズエラーの
割込み処理を実行す巻。

上記マクロ命令は、主記憶装置とワークレジスタとの間
のバイトストリング処理を想定したものであるが、オフ
セットアドレスをさらに付加して主記憶装置とワークレ
ジスタとの間でのバイトストリング処理を行なう場合も
同様である。　ここで、上記実アドレスの生成とセグメ
ントサイズのチェックとは２つのオフセットアドレスに
対して独立に行なわれ、独立に命令が実行される。

次に、第２図は本発明によるデータ処理装置の一実施例
の構成を示す図である。

第２図において、１は命令レジスタ、２はセグメント情
報レジスタ群、３は整合器、４は演算器、５はワークレ
ジスタ群、６〜８は第１ヘー第３のトライステートバッ
ファ、９１４Ｙ−バス、１０は１６ビツトパス、１１は
メモリアドレスレジスタである。　命令レジスタ１とセ
グメント情報レジスタ群２との作用は、上で第１図によ
り説明したとおシである。　整合器３はセグメント情報
レジスタ群２から取出しｉｔ上セグメントイズの１の補
数と、命令レジスタ１にセットされているオペランドサ
・イズとを整合するためのものである。

演算器４は２ワ一ド幅の演算を行なうことができるもの
である。

牙１および牙２のトライステートバッファ６．７は、演
算器４の出力をワードごとにＹ−バス９へ送出するため
のものである。

ツ・３のトライステートバッファ８は命令レジスタ１に
セットされているオフセットアドレスの下位バイトを直
接、Ｙ−バス９に送出するだめのものである。　１６ビ
ツトバス１０は演算器４のソース情報を乗せておくだめ
のものである。

メモリアドレスレジスタ１１は４本の１６ビツトハス１
０と主記憶装置との実アドレスを格納するだめのもので
ある。

通常のデータ処理においては、ワークレジスタ群５の内
容を１６ビツトバス１０上の所定の位置に乗せ、演算器
４により２ワ一ド幅の演算を行ない、第１および第２の
ドライステートノくツファ６．７をイネーブル状態にし
て、演算結果をＹ−バス９の上位ワードと下位ワードと
に出力し、ワークレジスタ群５にこれらを格納する。

ワークレジスタ群５として本実施例では汎用レジスタを
想定しているが、主記憶装置上のオペランドも同様にし
て演算することができる。

第１図に示したマクロ命令が命令レジスタ１に取出され
ると、主記憶装置上の実アトレスヲ生成しなければなら
々い。

この場合、各セグメントを保護するだめにサイズチェッ
クも必要となる。

本実施例においては、実アドレスの生成とセグメントの
サイズチェックとを演算器４により同時に実行している
だめ、４本の１６ビツトバス１０上には牙３図に示すよ
うな情報が演算結果として送出される。

整合器３は上記サイズエラーツクにおける比較を行なう
前に、セグメント情報レジスタ群２から取出されたセグ
メントサイズ情報の１の補数を生成するものであシ、生
成時にはセグメントサイズ情報の下位８ビツトがすべて
零になるように、該当する下位バイトにオペランドサイ
ズ情報を組込み、１６ビツトのデータとして１６ビツト
バス１０上の位１９　ｃ　Ｋ対して送出しである。

実アドレス計算時には、牙２図に示す演算器４の上位ワ
ードによシセグメント情報レジスタ群２から取出したセ
グメントアトシスと、命令レジスタにセットされたオフ
セットアドレスの上位ハイドとの加算を実行し、これに
よ如実アドレスの上位１６ビツトを生成する。

２４ビツトより成る実アドレスの下位８ピツトが牙３の
トライステートバッファ８をイネーブル状態にしだ後、
命令レジスタ１にセットされたオフセットアドレスの下
位バイトをそのママＹ−バス９の下位ワードの上位バイ
ト側に乗せる。

これと同時に演算器４の下位ワード側では１６ビツトバ
ス１０−ヒの位置Ｃに乗せられたセグメントサイズとオ
ペランドサイズとから成る整合情報と、１６ビツトバス
１０上の位置ｄに乗せられた命令レジスタ１のオフセッ
トアドレスとが加算される。　この下位ワードの加算に
おいて桁上りが発生した場合には、オペランドのオフセ
ットアドレスがセグメントサイズを超えた場合である。

　　この場合には、サイズエラーの割込み処理が行なわ
れる。　下位ワードの加算において桁上りが発生しなけ
ｆｔば、第１のトライステートバッファ６全イネーブル
状態にした後、演算器４の上位ワードの演算結果をＹ−
バス９の上位ワードに乗せ、既に説明したようにして、
Ｙ−バス９の下位ワードの上位パイ）　’＋ｉｌＪに乗
せられたオフセットアドレスと、さら（に上記下位バイ
ト側の情報とを含む２４ビツトの実アドレスをメモリア
ドレスレジスタ１１に取込む。

この場合、牙２のトライステートバッファ７はディスエ
ーブル状態である。

以上説明したようにして、本実施例では通常の演算を２
ワ一ド幅で実行可能々演算器として共用し、これによっ
て実アドレス計算時にはセグメントの実アドレスの生成
とセグメントサイズのチェックとを同時に実施している
。

（発明の効果） 本発明には以上説明したように、通常の演算を２ワ一ド
幅で実行可能な演算器を使用し、実アドレス計算時に実
アドレスの生成とセグメントサイズのチェックとを同時
に実行することにより、最小の７・−ドウエア量でマク
ロ命令の処理能力を向上できると云う効果がある。

【図面の簡単な説明】

第１図は、本発明による基本的な実アドレスの生成とセ
グメントサイズのチェックとを示す図である。 第２図は、本発明によるデータ処理装置の実施例を示す
ブロック図である。 第３図は、第２図に示したデータ処理装置において、実
アドレス計算時の情報の状態を示す図である。 １・・・命令レジスタ ２・・・セグメント情報レジスタ群 ３・・・整合器 ４・・・演算器 ５・・・１７−クレジスタ群 ６〜８・・・トライステートバッファ ９．１０・・・バス １１・・・メモリアドレスレジスタ 特許出願人　日本電気株式会社

Claims (1)

【特許請求の範囲】
1. 主記憶装置が複数個のセグメントに分割され、前記主記
   憶装置上の実アドレスが前記セグメントのベースアドレ
   スと前記セグメントの内部のオフセットアドレスとの加
   算によシ生成されているデータ処理装置において、２ワ
   一ド幅の演算が可能な演算器と、前記セグメントのベー
   スアドレスとセグメントサイズとを格納するためのセグ
   メント情報レジスタ群と、少なくともオペランドのオペ
   ランドサイズとオフセットアドレスとを格納するだめの
   命令レジスタと、前記セグメントサイズの１の補数と前
   記オペランドサイズとを整合して新たな情報を生成する
   だめの整合器とを具備し、通常の演算は前記演算器によ
   シ前記２ワード幅により実行し、前記実アドレスの生成
   時には前記演算器の上位ワード側により前記セグメント
   のベースアドレスとオフセットアドレスとの加算を実行
   して前記主記憶装置上に前記実アドレスを生成し、同時
   に前記演算器の下位ワード側では前記整合器により生成
   された前記情報とオフセットアドレスとの加算を実行し
   、前記オペランドアドレスが前記セグメントサイズの内
   部に存在するか否かを判定することにより、前記実アド
   レスの生成と前記セグメントサイズのチェックとを同時
   に実行するように構成したことを特徴とするデータ処理
   装置。