JPS63150748A - デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ処理装置に関し、特に実アドレス生成時
にセグメント内にオペランド・アドレスが存在するかの
チェック（サイズ・チェック）に関する。

〔従来の技術〕

従来、主記憶のセグメント保護のためのサイズチェック
には次のものが存在する。

■　実アドレス計算以前にオペランドの最大アドレスと
セグメントサイズの比較とを行なう方式。

■　通常演算用の演算器（ＡＬＵ　）とは別にサイズ・
チェック専用の加算器を用いてサイズチェックを行う方
式。

■　同一の演算器で同時に実アドレス計算とサイズチェ
ックを実施する方式。

〔発明が解決しようとする問題点〕

ところで、前述のデータ処理装置におけるサイズチェッ
クの場合、■の方式ではサイズチェックのためにアドレ
ス比較とこの比較結果に対する条件分岐のマイクロステ
ップとが必要となシ、その結果、・母フォーマンス（性
能）が低下するという問題点がある。

また、サイズチェック方式■では、サイズチェック専用
の加算器等のハードウェア量が増加するという問題点が
ある。

サイズチェック方式■は上記■、■の方式の問題点を解
決した方式であるが、オフセットの長さに制限があシ、
セグメントサイズの拡張を行うことができないという問
題点がある。

〔問題点を解決するための手段〕

本発明によれば、主記憶装置が複数のセグメントに分割
されて、実アドレスが該セグメントのベースアドレスと
前記セグメント内のオフセットする２ワード幅の演算器
と、前記オフセットアドレスの所定部分の状態を検出す
る状態検出手段と。

前記状態検出手段の検出結果を受け、該演算器における
下位ワードの桁上げを制御する制御手段とを有し、前記
実アドレス生成時に実アドレス計算と同時にオイランド
アドレスが前記セグメント内に存在するかどうかのチェ
ックを行うようにしたことを特徴とするデータ処理装置
が得られる。

〔実施例〕

次に本発明について実施例によって説明する。

第１図に本発明が適用されるデータ処理装置によル実ア
ドレス生成及びセグメントのサイズ・チェックについて
示す。第１図を参照して、命令レジスタ（ＩＲ）１はマ
クロ命令を収容するレジスタであ、ｂ、オペレーション
コード、ペース・アドレス・レジスタナンバー、オペラ
ンドサイズ、及びオフセット・アドレスが収容されてい
る。セグメント情報レジスタ群（ＳＩＲ）　２には各セ
グメントのペース・アドレス及びセグメントサイズが格
納される。

実アドレス生成の際には、マクロ命令中のベースアドレ
ス・レジスタ・ナンバーニヨって５ＩＲ２から該当する
セグメントペース・アドレス及びセグメント・サイズが
取シ出される。セグメントのベースアドレスは４　　（
Ｋは正の整数）単位に設定されているから（第１図では
１６ビツトに設定されている）、下位１２ビツトに零を
付加して。

２８ビット形式に拡張する。この拡張されたベースアド
レスにマクロ命令のオフセット・アドレス２４ビツトが
加算されて、実効アドレスが求められる。一方、セグメ
ントサイズのチェックの場合。

ＳＩＲ２から取シ出された８ビツトのセグメントサイズ
の下位１６ビツトに”１″を付加して、２４ビツトに拡
張したセグメントサイズ情報を得る。さらに、マクロ命
令のオフセット・アドレスにオペランドサイズを加算し
たオペランド・マックス・アドレスを得る。このセグメ
ントサイズ情報とオペランド・マックス・アドレスとを
比較し、オペランド・マックス・アドレスがセグメント
・サイズ情報の値を超えるとサイズエラーの割込みを発
生する。

第２図に本発明によるデータ処理装置の一実施例を示す
。マクロ命令の実行に先立ってオペランドの実アドレス
計算を実施する際、セグメント情報レジスタ２に収容さ
れたセグメントベースアドレスと命令レジスタ１に格納
されたマクロ命令のオフセットアドレスの上位１２ビツ
トが上位ワード演算器６に入力され、加算される。

下位ワード演算器１０は上位バイト演算器６及び下位バ
イト演算器７を備えておシ、上位バイト演算器６と下位
バイト演算器７とはアンドゲート８を介して連結されて
いる。そして、命令レジスタ１のオフセットアドレス上
位８ビツトが上位バイト演算器６に入力され、オフセッ
トアドレス下位８ビツトが下位バイト演算器７に入力さ
れる。

一方、オフセットアドレスの中位８ビツトが状態検出回
路４に入力され、状態検出回路４の出力はアンドゲート
に入力されている。さらに、セグメント情報レジスタ２
のセグメントサイズ及び命令アドレスレジスタｌのオペ
ランドサイズが整合器３に入力され、整合器３の出力は
上位バイト演算器６及び下位バイト演算器７に入力され
る。上位バイト演算器６は上位ワード演算器５に接続さ
れている。なお、後述するように上位ワード演算器５の
演算結果はメモリアドレスレジスタ（ＭＡＲ）９の上位
１６ビツトに格納され、一方、命令レジスタ１のオフセ
ットアドレスの下位１２ビツトがＭＡＲ９の下位１２ビ
ツトに格納される。

整合器３はオペランドサイズをセグメントサイズの“１
の補数”に整合し、セグメントサイズ及びオペランドサ
イズを出力する。ところで、オフセットアドレスは２４
ビツトであ）、一方、下位ワード演算器１０は１６ビツ
ト幅である。ところが、セグメントサイズの１の補数″
ｉは上位８ビツト以外すべて“γとなるので、状態検出
回路４はオフセットアドレスの中位８ビツトがすべて”
１”の状態を検出する。状態検出回路４で上記のすべて
１”の状態が検出されると、下位バイト演算器７からの
桁上げがアンドｒ−Ｆ　ｓを通して上位バイト演算器６
に対して伝達される。一方、状態検出回路４ですべて“
１”の状態が検出されなければ、アンドゲート８がオン
とならず２桁上げは伝達されない。そして、上位バイト
演算器６からの桁上げによってサイズエラーが示される
。

さらに、上述の実アドレス計算において、サイズエラー
が発生しなかった場合、上位ワード演算器５からの演算
結果１６ビツトとオフセットアドレスの下位１２ビツト
とを合せて２８ビツトとしてメモリアドレスレジスタ（
ＭＡＲ）　９に格納される。

このように、第２図においては、第１図を用いて説明し
たセグメントサイズ情報とオペランドマックスアドレス
との比較をオフセットアドレス。

セグメントサイズの′１の補数”、及びオペランドサイ
ズの加算で行っている。

〔発明の効果〕

以上説明したように本発明では実アドレス生成時に上位
ワード演算器でセグメント・ベース・アドレスとオフセ
ット・アドレスの加算を行い、下位ワード演算器でオペ
ランドサイズ・チェックを同時に実施して、状態検出回
路でオフセットアドレスの所定の部分の状態を検出して
２桁上げの伝達を制御するようにしたから、オフセット
アドレスがワード幅を超えている場合でもサイズ・チェ
ック専用の加算器の追加等が不要であり、その結を口 果、最小のハードウェア増迩にて実アドレス計算とサイ
ズチェックとを同時に実施して、システム全体の・やフ
ォーマンス（性能）が向上できる。

【図面の簡単な説明】

第１図は本発明によるデータ処理装置における実アドレ
ス生成及びサイズ・チェックを説明するための図、第２
図は本発明によるデータ処理装置のハード・ウェア構成
を示すブロック図である。 ｌ・・・命令レジスタ（ＩＲ）、２・・・セグメント情
報レジスタ群（ＳＩＲ）　、　３・・・整合器、４・・
・状態検出回路、５・・・上位ワード演算器、６・・・
上位バイト演算器、７・・・下位バイト演算器、８・・
・アンドゲート。 ９・・・メモリ・アドレス・レジスタ（ＭＡＲ）　、　
１０・・・下位ワード演算器。

Claims (1)

【特許請求の範囲】
1. １、主記憶装置が複数のセグメントに分割されて、実ア
   ドレスが該セグメントのベースアドレスと前記セグメン
   ト内のオフセットアドレスとの加算により生成されるデ
   ータ処理装置において、通常演算及び実アドレス生成を
   実行する２ワード幅の演算器と、前記オフセットアドレ
   スの所定部分の状態を検出する状態検出手段と、前記状
   態検出手段の検出結果を受け該演算器における下位ワー
   ドの桁上げを制御する制御手段とを有し、前記実アドレ
   ス生成時に実アドレス計算と同時にオペランドアドレス
   が前記セグメンメ内に存在するかどうかのチェックを行
   うようにしたことを特徴とするデータ処理装置。