JPS58161191A - 記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は記憶装置に関し、共通バスに並列接続され、
かつ互いに順序づけられた複数のメモリからなり、２つ
のメモリにまたがるアドレスを含む複数のアドレスから
の読み出しまたは書き込みが同時に指定される記憶装置
に関する。

一般に、演算処理システムにおいては、それぞれ独立に
動作可能な複数個のメモリによって記憶装置を構成し、
これに連続アドレスを割り付けて所望のデータを得るこ
とが多い。

第１図は一般的な演算処理システムにお【プる従来の記
憶装置の構成を示すものである。ずなわらメモリ１１０
，１２０．１３０・・・はそれぞれ他と重複しないため
に連続アドレスが割り付けられ、データバスＤＢ、アド
レスバスＡＢ、および制御信号バスＣ８を通して処理波
Ｈ１０に接続されている。接続されるメモリの数はシス
テムが必要とする総記憶容暑により決定される。

第２図は第１図に示した従来の記憶装置におレノるメモ
リ個々の内部構成例を示すものであり、この例において
は説明の便宜上、バイト単位のアドレスに対して４バイ
ト（３２ビツト）の並列データを出力するメモリの読み
出し部についてのみ示し、書き込み部は省略している。

すなわち記憶部１￥　１００はＭｏ　、　ｒＶｌ＋　、
ＭｚおよびＭ３の４つの＆ｌ！憶部から構成され、これ
ら記憶部Ｍｏ、Ｍ＋、ＭｚおよびＭ３はそれぞれ４Ｎ、
４Ｎ＋１．４Ｎ＋２．４Ｎ＋３　（Ｎは自然数）のアド
レスに対応するデータを記憶している。したがって記憶
部群１００としては０１地Ｏ８から９９番地９９８まで
のアドレスに対応−する１００番地分のデータを記憶す
ることができることになる。また、図示しない処理装置
より入力されるアドレス信号は上位ビットアドレス信＠
ＡＯ１中位ビットアドレスに信号ＡＩ、下位２ビットア
ドレス信号Ａ２の３群に分割されて、このメモリに加え
られる。

以下にこのメモリの動作について説明する。

上記アドレス信号のうち上位ビットアドレス信号△０が
印加されるアドレスデコーダ２１はこの印加された上位
ピッ１−アドレス信号ＡＯが当該メモリに割り当てられ
たか否かを判定し、当該メモリに割り当てられたものと
判断した場合に、適宜な選択信号Ｓ］−を形成してこれ
をタイミング発生器２２と出力ドライバー２７に送り、
またタイミング発生器２２は、図示しない処理装置より
入力される読み出し要求信号ＲＣと上記アドレスデコー
ダ２１から加えられる選択信号ＳＬとの論珪楡に基づい
て、タイミング信号ＴＳを形成し、該形成したタイミン
グ信号ＴＳを記憶部群１００に送って、記憶部群１００
を能動状態とする。一方アドレス加篩コントロール部２
６は、上記アドレス信号のうち下位２ビットアドレス信
号Ａ２のデコード結果に基づいて、各記憶部Ｍｏ％Ｍ１
およびＭｚに指定する番地（記憶部Ｍｏは４Ｎか４Ｎ＋
４、記憶部Ｍ＋は４Ｎ＋１か４Ｎ＋５、配憶部Ｍ２は４
Ｎ＋２か４Ｎ＋６　；第１表参照）を選択ＩＪ　Ｉｌｌ
するアドレス加飾コントロール信号ＣＯ％Ｃ１およびＣ
２を形成し、これら形成した信号Ｃｏ、Ｃ＋およびＣ２
を加算器２３．２４および２５に対してそれぞれ別々に
加えるものであり、これにより、加算器２３．２４およ
び２５はこれらアドレス加飾コントロール信号Ｇｏ　、
Ｃ＋およびＣ２と上記アドレス信号のうちの中位ビット
アドレス信号Ａ１との加飾結果に基づいた記憶部群１０
０の読み出□−しアドレスを指定する信号を形成し、こ
れら形成した信号を配憶部Ｍｏ、Ｍ＋およびＭｚに対し
てそれぞれ加えることになる。この第２図に示した実施
例では４バイト並列読み出しどしていることから、例え
ば、先頭のアドレスとしてＯ番地Ｏ８が指定されたとき
は、記憶部群。

かｅＯＩｔ地Ｏ８のデータ、記憶部Ｍ１ｈ＼ら１番地１
Ｓのデータ、記憶部Ｍ２から２番地２Ｓのデータ、記憶
部Ｍ３から３番地３Ｓのデータがそれぞれ読み出され、
また先頭のアドレスとして２番地２Ｓが指定されたとき
は、記憶部Ｍｚ力ＸＩら２番地２Ｓのデータ、記憶部Ｍ
３から３番地３Ｓのデータ、記憶部ＭＯから４番地４Ｓ
のデータ、記憶部Ｍ１から５番地５Ｓデータが読み出さ
れ、以下間１様に先頭に指定されたアドレスから連続す
る４ノ＼イトのデータが配憶部Ｍｏ　、ｆＶｈ　、Ｍｚ
およびＭ３からそれぞれ１バイトずつ読み出される。出
力ドライバー２７は前述したアドレスデコーダ２１から
加えられる選択信号Ｓ　Ｌによって能動状態となってお
り、これら記憶部Ｍｏ　、Ｍ　＋　、ＭｚおよびＭ３か
ら読み出されたデータをそれぞれ１１カデータＤｏ　、
Ｄ＋　、ＤｚおよびＤ３としてデータバスＤＢ（第１図
参照）に送り出す。

第１表は、処理装置より入力される中、下位ビットのア
ドレス値と出力データの記憶部アドレス値との関係を示
すものであり、各アドレス加飾コントロール信号Ｃ０１
Ｃ１およびＣ２が論理値゛１′′を示すときにのみ出力
データのアドレス値が７１４　ｊｌだけ加算される。た
だし、この第１表においてＮは自然数であり、符号Ｃ０
９ＣＩおよびＣ２は第２図に示した実施例のアドレス加
算コントロール信号Ｃ０１Ｃ１およびＣ２に、また、符
号Ｍｏ　、Ｍ＋　、ＭｚおよびＭ３は第２図に示した実
施例の記憶部ＭＯ１Ｍ１、ＭｚおよびＭ３にそれぞれ対
応する。

ところで、上記のようにしてアドレス単位より大きな並
列読み出し語長をもつメモリは構成できたが、これら従
来の記憶装置においては複数のメモリにまたがって並列
読み出しを行うことはできないという不都合があった。

例えば、第２図の実施例において連続したアドレスにが
がる４バイトのデータを読み出す時、９７番地９７８１
９８番地９８８および９９番地９９８が先頭アドレスに
指定された際には読み出し語長が不足し、これらの領域
はアドレス指定禁止領域とならざるを得なかった。した
がって、このような従来の記憶装置を具えた演算処理シ
ステムにおいては、読み―きされるアドレスを前もって
計算して上記禁止領域にアドレスを指定しないよう前処
理をする必要があり、余分な負担が強いられていた。

この発明は上記実情に鑑みてなされたものであり、記憶
装置におけるアドレス指定禁ｎ領域をなくすとともに任
意のアドレスから始まるデータの読み出しおよび書き込
みをも可能として動作能率の向上および記憶領域の有効
利用を図る記憶装置を提供することを目的とする。

ずなわらこの発明は、当該メモリに対する読み出しまた
は―き込みアドレス信号がオーバーフローシた場合、す
すわち当該メ干りのみでは、このアドレス信号に対応す
る全データの読み出しまたは轡き込みが不可能であった
場合にこれを検出してこの旨を示すアドレスオーバーフ
ロー信号を形成して隣接アドレスを有する他のメモリに
伝送するとともに、自身で保持しているデータのうら上
記アドレス信号に対応する分のデータだけを読み出しま
たは書き込みする機能と、他のメモリから上記アドレス
オーバーフロー信号が伝達された場合に、このアドレス
オーバーフロー信号を伝送した他のメモリにて読み出し
または―き込みしきれなかった残りのデータを読み出し
または書き込みする機能とを互いに順序づけられて接続
された各メモリごとに持たせるようにして記憶装置を構
成するものである。

以下、この発明にかかる記憶装置を添付図面に示づ実施
例にしたがって詳細に説明する。

第３図は第１図に示した演算処理システムにこの発明に
かかる記憶装置を適用した場合の各メモリの接続例を示
すものである。第３図において、メモリ２１０．２２０
，２３０・・・はそれぞれアドレスオーバーフロー検出
手段を具えており、例えば処理ＨＮ１０より記憶８Ｍ２
１０に対して、そのアドレス範囲の上限に近い値の読み
出しまたは書き込みアドレスが指定され、当該メモリ２
１０のみでは必要な全データを出力することができない
場合、メモリ２１０は自身で保持しているデータのうら
上記指定されたアドレスに対応する分のデータだ【プを
出力するとともに、隣接アドレスを有するメモリ２２０
に対してアドレスオーバーフロー信号ＯＦ　ｏを送る。

これによりメモリ２２０はこのアドレスオーバーフロー
信号ＯＦｏに基づき、メモリ２１０で不足した分のデー
タを出力Ｊる。このように複数個の隣接するアドレスを
有する異ったメモリ間で亙いにアドレスオーバーフロー
信号を授受させることによって異ったメモリ間アドレス
の区切り目に位置するデータの出力が可能になる。

第４図にこの発明にかかる配憶装置におけるメモリ個々
の一興体構成例を示す。なお、この構成例は第３図にお
けるメモリ２１０．２２０．２３０の各々に相当するも
のであり、説明の便宜上、バイト単位のアドレスに対し
て４バイト（３２ピツ１へ）の並列データを出力する装
置の読み出し部についＣのみ示し、書き込み部は省略し
ている。また、第４図において、第２図に示した各部装
胃と同一機能を有する装置には同一の番号を付して示し
ており、重複する説明は省略する。

さて、この実施例＠蒙において、タイミング発生器４１
は、印加された上位ビットアドレス信号Ａｏが当該メモ
リに割り当てられたことを示す選択信号ＳＬがアドレス
デコーダ２１から送られてきたとき、または隣接するメ
モリからアドレスオーバーフロー人力信号ｌＮ０Ｆが送
られてきたときに図示しない処理装置から加えられる読
み出し要求信号ＲＣに基づいてタイミング信号ＴＳを記
憶部群１００に送り、記憶部群１００を能動状態とする
ものである。またオーバーフロー検出器４０は、当該メ
モリが選択され、かつ当該メモリのみでは指定された全
データを出力するだけのアドレス領域を有していないと
き、すなわち、アドレスデコーダ２１の出力信号Ｓ「が
論理値「１」となり、中位ビットアドレス信号Ａ＋がす
べで論理値「１」となり、かつ下位２ビットアドレス信
月Ａ２が論理値ｒｏＯＪ以外となったときに、隣接アド
レスを有するメモリと出力コントロール部４２［対して
アドレスオーバーフロー出力信号ＯＴ　ＯＦを送る機能
を有する。一方アドレス加算コントロール部４４は通常
は、下位２ビツトアドレスＡ２のデコード結果に基づい
て各記憶部Ｍｏ、ＭｌおよびＭｌに指定する番地を選択
制御する信＠ＣａｚＣｉおよびＣ２を作成し、これらの
信号を加算器２３．２４および２５に対してそれぞれ別
々に印加する機能を有するが、隣接するアドレスを有す
るメモリよりアドレスオーバーフロー人力信号ｌＮ０Ｆ
が送られてきたときは、印加された中位ビットアドレス
信号Ａ１および下位２ビットアドレス信号Ａ２にかかわ
らず、各記憶部ＭＯ１Ｍ１およびＭｌに指定する番地が
各記憶部Ｍ５％Ｍ１およびＭｌにおいて最小番地（記憶
部ＭＯにおいては０番地Ｏ８１記憶部Ｍ１においては１
番地ＩＳ、記憶部Ｍ２においては２番地２Ｓ）となるよ
うに制御する信＠Ｇｏ、Ｃ＋およびＣ２を作成し、これ
らの信号を加算器２３．２４および２５に対してそれぞ
れ別々に印加する。さらに、出力コントロール部４１は
、アドレスデコーダ２１から加えられる選択信号ＳＬお
よび処理装置より印加された下位２ビットアドレス信号
Ａ２に基づき、また上述したアドレスオーバーフロー人
力信号Ｉ　ＮＯＦ、アドレスオーバーフロー出力信号Ｏ
Ｔ’　ＯＦの有無を参照して出力制御信号を出力ドライ
バー４３に送り制御するものであり、例えば、４つのバ
ッファー回路Ｒｏ　ＳＲ＋　、Ｒ２およびＲ３で構成さ
れる出力ドライバー４３は上記出力ドライバー２７より
加えられた出力制御信号に基づき、記憶部Ｍｏ　、Ｍ　
Ｉ、ＭｌおよびＭ３から読み出されたデータをそれぞれ
出力データＤＯ１Ｄ＋　、ＤｚおよびＤ３としてデータ
バスＤＢ（第３図参照）に出力するか否かを制御するも
のである。

なお、第２表に上記出力ドライバー４３の出力条件を示
す。すなわち第２表において、○は読み出しデータを出
力することを意味し、×は読み出しデータ出力禁止を意
味し、−は論理値ｒＯＪまたは「１」に無関係を意味す
る。

次に、この第４図に示したメモリの全体動作について説
明する。このメモリは基本的に上述する３１１！の動作
を行う。

（１）指定されたアドレス分の全データを当該メモリの
みで読み出し可能の場合。

読み出し要求信号ＲＣとアドレスデ」−ダ２１の出力信
号ＳＬが論理値「１」となり、それに基づきタイミング
発生器４１はタイミング信号ＴＳを記憶部群１００に送
り、記憶部群１００を能動状態とする。一方加算器２３
．２４および２５におけるアドレス加算コントロール信
＠Ｃｏ、ＣｔおよびＣ２と中位ビットアドレス信号Ａ２
の加算制御により記憶部群１００の各記憶部Ｍｏ　、　
Ｍ＋　。

Ｍ２およびＭ３のアドレスがそれぞれ別々に指定される
。これらにより、これら記憶部Ｍｏ、Ｍ＋、Ｍ２および
Ｍ３からは上記アドレス信号に対応した番地のデータが
読み出されることになり、出力コントロール部４２はこ
れら読み出された各データを出力データＤｏ　、ＤＩ　
、Ｄ２およびＤ３としてデータバスＤＢ（第３図参照）
に送り出すよう出力ドライバー４３を制御する。

（２）当該メモリのみでは指定されたアドレス分の全デ
ータを読み出すことが不可能であった場合。

タイミング発生器４１により記憶部群１００を能動状態
とする動作制御、あるいはアドレス加算コントロール部
４４と加算器２３．２４および２５により記憶部群１０
０のアドレスを指定する動作制御は上述した（１）の動
作と同様である。

ただし、出力コントロール部４２においては、アドレス
デコーダ２１の出力信号Ｓ１−が論理値ｒ１」、オーバ
ーフロー検出器出力信号０ＴＯＦが論理値「１」となる
ことから、印加された下位２ビットアドレス信号Ａ２に
基づき、該当する一部の読み出しデータを出力データと
してデータバスＤＥ３（第３図参照）に送り出すよう出
力ドライバー４３を制ｍ−ｒｉる。例えば、先頭のアド
レスとして９８番地９８８が指定されたときは、出力コ
ントロール部４２のＩＩＪａにより、記憶部Ｍ２および
Ｍ３から読み出されて出力ドライバー４３のバッファー
回路Ｒ２およびＲ３にラッチされた９８番地９８Ｓのデ
ータおよび９９番地９９Ｓのデータのみを出力データＤ
２およびＤ３としてデータバスＤＢに送り出し、バッフ
ァー回路ＲｏおよびＲ１に保持されたデータＤｏおよび
ＤＩの送出は抑１する。また、これらデータの送出と同
時に論理値「１」となった上記アドレスオーバーフロー
出り信号 ０ＴＯＦが隣接アドレスを有するメモリへ送られる。

（３）隣接するアドレスを有するメモリよりアドレスオ
ーバーフロー人力信号ｌＮ０Ｆを受は取った場合。

読み出し要求信号ＲＣとアドレスオーバーフロー人力信
号ｌＮ０Ｆが論理値「１１となると、タイミング発生器
４１は上位ビットアドレス信号Ａｏが当該メモリを指定
するものでないにもがかわらず、タイミング信号ＴＳを
記憶部群１ｏｏに送り記憶１！１００を能動状態とする
。加算器２３．２４および２５ではアドレスオーバーフ
ロー人力信号ｌＮ０Ｆの入力を受けたアドレス加算コン
トロール部４４の出力信号Ｃｏ、Ｃ＋およびＣ２の制御
に基づき、記憶部群１００において指定するアドレスが
各最小アドレス（記憶部Ｍｏにおいては０１地Ｏ８，記
憶部Ｍ１においては１番地１８゜記憶部Ｍ２においては
２番地２８）となるよう記憶部群１００のアドレス指定
制−を行い、アドレスオーバーフロー出力信号０ＴＯＦ
　（当該メモリにとっては入力信号ｌＮ０Ｆ＞を送出し
た隣接するアドレスを有するメモリにて読み出しきれな
かった分のデータを該記憶部群１００から読み出す。

出力コントロール部４２は論理値「１」となったアドレ
スオーバーフロー人力信号Ｉ　ＮＯＦと印加された下位
２ビットアドレス信号Ａ２とに基づき、出力ドライバー
４３に読み出された記憶部群１００のデータのデータバ
スへの出力を選択制御する。例えば下位２ピットアドレ
ス信号Ａ２が［１１］のときは、出力データＤｏとして
記憶部ＭｏのＯ番地Ｏ８のデータを、出力データＤ、と
して記憶部Ｍ１の１番地１Ｓのデータを、出力データＤ
２として記憶部Ｍ２の２番地２Ｓのデータをぞれぞれデ
ータバスＤＢに送り出してデータＤ３の送り出しは抑止
し、また下位２ビットアドレス信号Ａ２が「０１」のと
きは、出力データＤｏとして記憶部ＭｏのＯ番地Ｏ８の
データのみをデータバスＤＢに送り出して他のデータＤ
３、Ｄ２およびＤ３のデータバスＤＢへの送り出しは抑
止する。

このように第４図に示した実施構成例を用いれば、第３
図に示した複数のメモリ構成のような場合でも、異なっ
たメモリ間アドレスの区切り目に位置するデータをも読
み出すことができる。勿論、上述した読み出し制御にか
ぎらず書き込み制御についても同様の効果を得ることが
できる。

なお、１述した実施例では便宜−ト、１バイト単位のア
ドレスに対して４バイトの並列データを読み出す記憶装
置にこの発明を適用した場合について示したが、アドレ
ス単位より大きな並列データ長分の記憶領域を有する記
憶装置であればすべての記憶装置にこの発明を適用する
ことができる。

また、この実施例では第４図に示したように加算器２３
．２４および２５を用いてアドレス指定手段を構成した
が、このようなアドレス指定手段は１ケの加算器とセレ
クタで構成することもできる。さらに記憶部１００が選
択的に出力の有無を制御できる場合は出力ドライバー４
３を省いてもよい。

ところで、この発明にかかる記憶装置は共通バスに接続
され、かつ一定の領域内のアドレスを有するメモリ複数
個より構成され、これら複数個のメモリのアドレスが順
序づけられ、またそれぞれのメモリにおいてアドレスオ
ーバーフローを検出する手段を具えてさえいれば、いか
なる構成であってもよくメモリ個々におけるアドレス指
定方法も任意である。すなわち、第４図に示した実施例
のように各記憶部Ｍｏ　、Ｍ＋　、ＭｚおよびＭ３にわ
たって０番地Ｏ８，１番地１８１２番地２Ｓ。

３番地３Ｓというように連続アドレスを割り付けなくて
も、ある一定範囲内のアドレスを指定するのであれば他
のいかなるアドレス指定方法でもよい。したがって、各
記憶部に対するアドレス指定制御部の構成も所望のアド
レスを指定することができさえすれば他のいかなる構成
であってもよく、例えばカウンタ等を採用した構成とし
てもよい。

また、これに伴ない、第４図の実施例における記憶部群
１００に対する出力制御部４２および出力ドライバー４
３の構成も任意であり指定された所望のアドレスのデー
タが出力される構成であればよい。

以上説明したように、この発明にががる記憶装置によれ
ば、すべての記憶領域を有効に利用していかなるアドレ
ス指定が行われても該アドレスに対応するデータの読み
出しまたは書き込みを適切になし得るという優れた効果
を奏する。また複数のメモリのアドレスの継ぎ目に存在
するアドレス指定禁止領域を排除したことから、処理装
置における前処理の必要もなくなり、この記憶装置を適
用するシステムの全体の処理速度は著しく向上する。

【図面の簡単な説明】

第１図は一般的な演算処理システムにおける従来の記憶
装置の接続構成例を示す図、第２図は第１図に示した従
来の記憶装置におけるメモリ個々の内部構成を示寸図、
第３図は第１図に示した一般的な演算処理システムにこ
の発明にかかる記憶装置を適用した場合の一実施例構成
を示す図、第４図はこの発明にかかる記憶装置における
メモリ個々の具体構成例を示す図である。 １０・・・処理装置、２１・・・アドレスデコーダ、２
２．４１・・・タイミング発生器、２３．２４．２５・
・・加算器、２６．４４・・・アドレス加算コントロー
ル部、２７．４３・・・出力ドライバー、４０・・・ア
ドレスオーバーフロー検出器、４１・・・出力コントロ
ール部、１００・・・記憶部群、１１０，１２０．１３
０．２１０．２２０．２３０・・・メモリ。 第１図 第２図 １Ｍ。 第３図 輿ＯＦ 四≧

Claims (1)

【特許請求の範囲】
1. 共通バスに並列接続され、かつ互いに順序づけられた複
   数のメモリからなり、２つのメモリにまたがるアドレス
   を含む複数のアドレスからの読み出しまたは書き込みが
   同時に指定される記憶装置において、ひとつのメモリか
   らの読み出しまたは１き込み中に該メモリのアドレスの
   オーバーフローが検出された場合はこのオーバーフロー
   検出を示すアドレスオーバーフロー検出信号により次段
   のメモリを指定し、該次段のメモリから残りのアドレス
   に対応する読み出しまたは謹み込みを行うようにしたこ
   とを特徴とする配憶装置。