JPS6249670B2 - - Google Patents
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- JPS6249670B2 JPS6249670B2 JP57044210A JP4421082A JPS6249670B2 JP S6249670 B2 JPS6249670 B2 JP S6249670B2 JP 57044210 A JP57044210 A JP 57044210A JP 4421082 A JP4421082 A JP 4421082A JP S6249670 B2 JPS6249670 B2 JP S6249670B2
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- 230000015654 memory Effects 0.000 claims description 79
- 230000004044 response Effects 0.000 claims description 4
- 101001134169 Homo sapiens Otoferlin Proteins 0.000 description 5
- 102100034198 Otoferlin Human genes 0.000 description 5
- 230000006870 function Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 238000007781 pre-processing Methods 0.000 description 2
- 238000001514 detection method Methods 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
Description
この発明は記憶装置に関し、共通バスに並列接
続され、かつ互いに順序づけられた複数のメモリ
からなり、２つのメモリにまたがるアドレスを含
む複数のアドレスからの読み出しまたは書き込み
が同時に指定される記憶装置に関する。 一般に、演算処理システムにおいては、それぞ
れ独立に動作可能な複数個のメモリによつて記憶
装置を構成し、これに連続アドレスを割り付けて
所望のデータを得ることが多い。 第１図は一般的な演算処理システムにおける従
来の記憶装置の構成を示すものである。すなわち
メモリ１１０，１２０，１３０……はそれぞれ他
と重複しないために連続アドレスが割り付けら
れ、データバスDB、アドレスバスAB、および制
御信号バスCSを通して処理装置１０に接続され
ている。接続されるメモリの数はシステムが必要
とする総記憶容量により決定される。 第２図は第１図に示した従来の記憶装置におけ
るメモリ個々の内部構成例を示すものであり、こ
の例においては説明の便宜上、バイト単位のアド
レスに対して４バイト（32ビツト）の並列データ
を出力するメモリの読み出し部についてのみ示
し、書き込み部は省略している。すなわち記憶部
群１００はM0，M1，M2およびM3の４つの記憶部
から構成され、これら記憶部M0，M1，M2および
M3はそれぞれ4N，4N＋１，4N＋２，4N＋３
（Ｎは自然数）のアドレスに対応するデータを記
憶している。したがつて記憶部群１００としては
０番地OSから99番地99Sまでのアドレスに対応す
る100番地分のデータを記憶することができるこ
とになる。また、図示しない処理装置より入力さ
れるアドレス信号は上位ビツトアドレス信号
A0、中位ビツトアドレスに信号A1、下位２ビツ
トアドレス信号A2の３群に分割されて、このメ
モリに加えられる。 以下にこのメモリの動作について説明する。 上記アドレス信号のうち上位ビツトアドレス信
号A0が印加されるアドレスデコーダ２１はこの
印加された上位ビツトアドレス信号A0が当該メ
モリに割り当てられたか否かを判定し、当該メモ
リに割り当てられたものと判断した場合に、適宜
な選択信号SLを形成してこれをタイミング発生
器２２と出力ドライバー２７に送り、またタイミ
ング発生器２２は、図示しない処理装置より入力
される読み出し要求信号RCと上記アドレスデコ
ーダ２１から加えられる選択信号SLとの論理積
に基づいて、タイミング信号TSを形成し、該形
成したタイミング信号TSを記憶部群１００に送
つて、記憶部群１００を能動状態とする。一方ア
ドレス加算コントロール部２６は、上記アドレス
信号のうち下位２ビツトアドレス信号A2のデコ
ード結果に基づいて、各記憶部M0，M1およびM2
に指定する番地（記憶部M0は4Nか4N＋４、記憶
部M1は4N＋１か4N＋５、記憶部M2は4N＋２か
4N＋６；第１表参照）を選択制御するアドレス
加算コントロール信号C0，C1およびC2を形成
し、これら形成した信号C0，C1およびC2を加算
器２３，２４および２５に対してそれぞれ別々に
加えるものであり、これにより、加算器２３，２
４および２５はこれらアドレス加算コントロール
信号C0，C1およびC2と上記アドレス信号のうち
の中位ビツトアドレス信号A1との加算結果に基
づいた記憶部群１００の読み出しアドレスを指定
する信号を形成し、これら形成した信号を記憶部
M0，M1およびM2に対してそれぞれ加えることに
なる。この第２図に示した実施例では４バイト並
列読み出しとしていることから、例えば、先頭の
アドレスとして０番地OSが指定されたときは、
記憶部M0から０番地OSのデータ、記憶部M1から
１番地1Sのデータ、記憶部M2から２番地2Sのデ
ータ、記憶部M3から３番地3Sのデータがそれぞ
れ読み出され、また先頭のアドレスとして２番地
2Sが指定されたときは、記憶部M2から２番地2S
のデータ、記憶部M3から３番地3Sのデータ、記
憶部M0から４番地4Sのデータ、記憶部M1から５
番地5Sのデータが読み出され、以下同様に先頭
に指定されたアドレスから連続する４バイトのデ
ータが記憶部M0，M1，M2およびM3からそれぞれ
１バイトずつ読み出される。出力ドライバー２７
は前述したアドレスデコーダ２１から加えられる
選択信号SLによつて能動状態となつており、こ
れら記憶部M0，M1，M2およびM3から読み出され
たデータをそれぞれ出力データD0，D1，D2およ
びD3としてデータバスDB（第１図参照）に送り
出す。 第１表は、処理装置より入力される中、下位ビ
ツトのアドレス値と出力データの記憶部アドレス
値との関係を示すものであり、各アドレス加算コ
ントロール信号C0，C1およびC2が論理値“１”
を示すときにのみ出力データのアドレス値が
“４”だけ加算される。ただし、この第１表にお
いてＮは自然数であり、符号C0，C1およびC2は
第２図に示した実施例のアドレス加算コントロー
ル信号C0，C1およびC2に、また、符号M0，M1，
M2およびM3は第２図に示した実施例の記憶部
M0，M1，M2およびM3にそれぞれ対応する。
続され、かつ互いに順序づけられた複数のメモリ
からなり、２つのメモリにまたがるアドレスを含
む複数のアドレスからの読み出しまたは書き込み
が同時に指定される記憶装置に関する。 一般に、演算処理システムにおいては、それぞ
れ独立に動作可能な複数個のメモリによつて記憶
装置を構成し、これに連続アドレスを割り付けて
所望のデータを得ることが多い。 第１図は一般的な演算処理システムにおける従
来の記憶装置の構成を示すものである。すなわち
メモリ１１０，１２０，１３０……はそれぞれ他
と重複しないために連続アドレスが割り付けら
れ、データバスDB、アドレスバスAB、および制
御信号バスCSを通して処理装置１０に接続され
ている。接続されるメモリの数はシステムが必要
とする総記憶容量により決定される。 第２図は第１図に示した従来の記憶装置におけ
るメモリ個々の内部構成例を示すものであり、こ
の例においては説明の便宜上、バイト単位のアド
レスに対して４バイト（32ビツト）の並列データ
を出力するメモリの読み出し部についてのみ示
し、書き込み部は省略している。すなわち記憶部
群１００はM0，M1，M2およびM3の４つの記憶部
から構成され、これら記憶部M0，M1，M2および
M3はそれぞれ4N，4N＋１，4N＋２，4N＋３
（Ｎは自然数）のアドレスに対応するデータを記
憶している。したがつて記憶部群１００としては
０番地OSから99番地99Sまでのアドレスに対応す
る100番地分のデータを記憶することができるこ
とになる。また、図示しない処理装置より入力さ
れるアドレス信号は上位ビツトアドレス信号
A0、中位ビツトアドレスに信号A1、下位２ビツ
トアドレス信号A2の３群に分割されて、このメ
モリに加えられる。 以下にこのメモリの動作について説明する。 上記アドレス信号のうち上位ビツトアドレス信
号A0が印加されるアドレスデコーダ２１はこの
印加された上位ビツトアドレス信号A0が当該メ
モリに割り当てられたか否かを判定し、当該メモ
リに割り当てられたものと判断した場合に、適宜
な選択信号SLを形成してこれをタイミング発生
器２２と出力ドライバー２７に送り、またタイミ
ング発生器２２は、図示しない処理装置より入力
される読み出し要求信号RCと上記アドレスデコ
ーダ２１から加えられる選択信号SLとの論理積
に基づいて、タイミング信号TSを形成し、該形
成したタイミング信号TSを記憶部群１００に送
つて、記憶部群１００を能動状態とする。一方ア
ドレス加算コントロール部２６は、上記アドレス
信号のうち下位２ビツトアドレス信号A2のデコ
ード結果に基づいて、各記憶部M0，M1およびM2
に指定する番地（記憶部M0は4Nか4N＋４、記憶
部M1は4N＋１か4N＋５、記憶部M2は4N＋２か
4N＋６；第１表参照）を選択制御するアドレス
加算コントロール信号C0，C1およびC2を形成
し、これら形成した信号C0，C1およびC2を加算
器２３，２４および２５に対してそれぞれ別々に
加えるものであり、これにより、加算器２３，２
４および２５はこれらアドレス加算コントロール
信号C0，C1およびC2と上記アドレス信号のうち
の中位ビツトアドレス信号A1との加算結果に基
づいた記憶部群１００の読み出しアドレスを指定
する信号を形成し、これら形成した信号を記憶部
M0，M1およびM2に対してそれぞれ加えることに
なる。この第２図に示した実施例では４バイト並
列読み出しとしていることから、例えば、先頭の
アドレスとして０番地OSが指定されたときは、
記憶部M0から０番地OSのデータ、記憶部M1から
１番地1Sのデータ、記憶部M2から２番地2Sのデ
ータ、記憶部M3から３番地3Sのデータがそれぞ
れ読み出され、また先頭のアドレスとして２番地
2Sが指定されたときは、記憶部M2から２番地2S
のデータ、記憶部M3から３番地3Sのデータ、記
憶部M0から４番地4Sのデータ、記憶部M1から５
番地5Sのデータが読み出され、以下同様に先頭
に指定されたアドレスから連続する４バイトのデ
ータが記憶部M0，M1，M2およびM3からそれぞれ
１バイトずつ読み出される。出力ドライバー２７
は前述したアドレスデコーダ２１から加えられる
選択信号SLによつて能動状態となつており、こ
れら記憶部M0，M1，M2およびM3から読み出され
たデータをそれぞれ出力データD0，D1，D2およ
びD3としてデータバスDB（第１図参照）に送り
出す。 第１表は、処理装置より入力される中、下位ビ
ツトのアドレス値と出力データの記憶部アドレス
値との関係を示すものであり、各アドレス加算コ
ントロール信号C0，C1およびC2が論理値“１”
を示すときにのみ出力データのアドレス値が
“４”だけ加算される。ただし、この第１表にお
いてＮは自然数であり、符号C0，C1およびC2は
第２図に示した実施例のアドレス加算コントロー
ル信号C0，C1およびC2に、また、符号M0，M1，
M2およびM3は第２図に示した実施例の記憶部
M0，M1，M2およびM3にそれぞれ対応する。
【表】
ところで、上記のようにしてアドレス単位より
大きな並列読み出し語長をもつメモリは構成でき
たが、これら従来の記憶装置においては複数のメ
モリにまたがつて並列読み出しを行うことはでき
ないという不都合があつた。例えば、第２図の実
施例において連続したアドレスにかかる４バイト
のデータを読み出す時、97番地97S、98番地98S
および99番地99Sが先頭アドレスに指定された際
には読み出し語長が不足し、これらの領域はアド
レス指定禁止領域とならざるを得なかつた。した
がつて、このような従来の記憶装置を具えた演算
処理システムにおいては、読み書きされるアドレ
スを前もつて計算して上記禁止領域にアドレスを
指定しないよう前処理をする必要があり、余分な
負担が強いられていた。 この発明は上記実情に鑑みてなされたものであ
り、記憶装置におけるアドレス指定禁止領域をな
くすとともに任意のアドレスから始まるデータの
読み出しおよび書き込みをも可能として動作能率
の向上および記憶領域の有効利用を図る記憶装置
を提供することを目的とする。 すなわちこの発明は、当該メモリに対する読み
出しまたは書き込みアドレス信号がオーバーフロ
ーした場合、すなわち当該メモリのみでは、この
アドレス信号に対応する全データの読み出しまた
は書き込みが不可能であつた場合にこれを検出し
てこの旨を示すアドレスオーバーフロー信号を形
成して隣接アドレスを有する他のメモリに伝送す
るとともに、自身で保持しているデータのうち上
記アドレス信号に対応する分のデータだけを読み
出しまたは書き込みする機能と、他のメモリから
上記アドレスオーバーフロー信号が伝達された場
合に、このアドレスオーバーフロー信号を伝送し
た他のメモリにて読み出しまたは書き込みしきれ
なかつた残りのデータを読み出しまたは書き込み
する機能とを互いに順序づけられて接続された各
メモリごとに持たせるようにして記憶装置を構成
するものである。 以下、この発明にかかる記憶装置を添付図面に
示す実施例にしたがつて詳細に説明する。 第３図は第１図に示した演算処理システムにこ
の発明にかかる記憶装置を適用した場合の各メモ
リの接続例を示すものである。第３図において、
メモリ２１０，２２０，２３０……はそれぞれア
ドレスオーバーフロー検出手段を具えており、例
えば処理装置１０より記憶装置２１０に対して、
そのアドレス範囲の上限に近い値の読み出しまた
は書き込みアドレスが指定され、当該メモリ２１
０のみでは必要な全データを出力することができ
ない場合、メモリ２１０は自身で保持しているデ
ータのうち上記指定されたアドレスに対応する分
のデータだけを出力するとともに、隣接アドレス
を有するメモリ２２０に対してアドレスオーバー
フロー信号OF0を送る。これによりメモリ２２０
はこのアドレスオーバーフロー信号OF0に基づ
き、メモリ２１０で不足した分のデータを出力す
る。このように複数個の隣接するアドレスを有す
る異つたメモリ間で互いにアドレスオーバーフロ
ー信号を授受させることによつて異つたメモリ間
アドレスの区切り目に位置するデータの出力が可
能になる。 第４図にこの発明にかかる記憶装置におけるメ
モリ個々の一具体構成例を示す。なお、この構成
例は第３図におけるメモリ２１０，２２０，２３
０の各々に相当するものであり、説明の便宜上、
バイト単位のアドレスに対して４バイト（32ビツ
ト）の並列データを出力する装置の読み出し部に
ついてのみ示し、書き込み部は省略している。ま
た、第４図において、第２図に示した各部装置と
同一機能を有する装置には同一の番号を付して示
しており、重複する説明は省略する。 さて、この実施例装置において、タイミング発
生器４１は、印加された上位ビツトアドレス信号
A0が当該メモリに割り当てられたことを示す選
択信号SLがアドレスデコーダ２１から送られて
きたとき、または隣接するメモリからアドレスオ
ーバーフロー入力信号INOFが送られてきたとき
に図示しない処理装置から加えられる読み出し要
求信号RCに基づいてタイミング信号TSを記憶部
群１００に送り、記憶部群１００を能動状態とす
るものである。またオーバーフロー検出器４０
は、当該メモリが選択され、かつ当該メモリのみ
では指定された全データを出力するだけのアドレ
ス領域を有していないとき、すなわち、アドレス
デコーダ２１の出力信号SLが論理値「１」とな
り、中位ビツトアドレス信号A1がすべて論理値
「１」となり、かつ下位２ビツトアドレス信号A2
が論理値「00」以外となつたときに、隣接アドレ
スを有するメモリと出力コントロール部４２に対
してアドレスオーバーフロー出力信号OTOFを
送る機能を有する。一方アドレス加算コントロー
ル部４４は通常は、下位２ビツトアドレスA2の
デコード結果に基づいて各記憶部M0，M1および
M2に指定する番地を選択制御する信号C0，C1お
よびC2を作成し、これらの信号を加算器２３，
２４および２５に対してそれぞれ別々に印加する
機能を有するが、隣接するアドレスを有するメモ
リよりアドレスオーバーフロー入力信号INOFが
送られてきたときは、印加された中位ビツトアド
レス信号A1および下位２ビツトアドレス信号A2
にかかわらず、各記憶部M0，M1およびM2に指定
する番地が各記憶部M0，M1およびM2において最
小番地（記憶部M0においては０番地OS、記憶部
M1においては１番地1S、記憶部M2においては２
番地2S）となるように制御する信号C0，C1およ
びC2を作成し、これらの信号を加算器２３，２
４および２５に対してそれぞれ別々に印加する。
さらに、出力コントロール部４２は、アドレスデ
コーダ２１から加えられる選択信号SLおよび処
理装置より印加された下位２ビツトアドレス信号
A2に基づき、また上述したアドレスオーバーフ
ロー入力信号INOF、アドレスオーバーフロー出
力信号OTOFの有無を参照して出力制御信号を
出力ドライバー４３に送り制御するものであり、
例えば、４つのバツフアー回路R0，R1，R2およ
びR3で構成される出力ドライバー４３は上記出
力コントロール部４２より加えられた出力制御信
号に基づき、記憶部M0，M1，M2およびM3から読
み出されたデータをそれぞれ出力データD0，
D1，D2およびD3としてデータバスDB（第３図参
照）に出力するか否かを制御するものである。 なお、第２表に上記出力ドライバー４３の出力
条件を示す。すなわち第２表において、○は読み
出しデータを出力することを意味し、×は読み出
しデータ出力禁止を意味し、−は論理値「０」ま
たは「１」に無関係を意味する。
大きな並列読み出し語長をもつメモリは構成でき
たが、これら従来の記憶装置においては複数のメ
モリにまたがつて並列読み出しを行うことはでき
ないという不都合があつた。例えば、第２図の実
施例において連続したアドレスにかかる４バイト
のデータを読み出す時、97番地97S、98番地98S
および99番地99Sが先頭アドレスに指定された際
には読み出し語長が不足し、これらの領域はアド
レス指定禁止領域とならざるを得なかつた。した
がつて、このような従来の記憶装置を具えた演算
処理システムにおいては、読み書きされるアドレ
スを前もつて計算して上記禁止領域にアドレスを
指定しないよう前処理をする必要があり、余分な
負担が強いられていた。 この発明は上記実情に鑑みてなされたものであ
り、記憶装置におけるアドレス指定禁止領域をな
くすとともに任意のアドレスから始まるデータの
読み出しおよび書き込みをも可能として動作能率
の向上および記憶領域の有効利用を図る記憶装置
を提供することを目的とする。 すなわちこの発明は、当該メモリに対する読み
出しまたは書き込みアドレス信号がオーバーフロ
ーした場合、すなわち当該メモリのみでは、この
アドレス信号に対応する全データの読み出しまた
は書き込みが不可能であつた場合にこれを検出し
てこの旨を示すアドレスオーバーフロー信号を形
成して隣接アドレスを有する他のメモリに伝送す
るとともに、自身で保持しているデータのうち上
記アドレス信号に対応する分のデータだけを読み
出しまたは書き込みする機能と、他のメモリから
上記アドレスオーバーフロー信号が伝達された場
合に、このアドレスオーバーフロー信号を伝送し
た他のメモリにて読み出しまたは書き込みしきれ
なかつた残りのデータを読み出しまたは書き込み
する機能とを互いに順序づけられて接続された各
メモリごとに持たせるようにして記憶装置を構成
するものである。 以下、この発明にかかる記憶装置を添付図面に
示す実施例にしたがつて詳細に説明する。 第３図は第１図に示した演算処理システムにこ
の発明にかかる記憶装置を適用した場合の各メモ
リの接続例を示すものである。第３図において、
メモリ２１０，２２０，２３０……はそれぞれア
ドレスオーバーフロー検出手段を具えており、例
えば処理装置１０より記憶装置２１０に対して、
そのアドレス範囲の上限に近い値の読み出しまた
は書き込みアドレスが指定され、当該メモリ２１
０のみでは必要な全データを出力することができ
ない場合、メモリ２１０は自身で保持しているデ
ータのうち上記指定されたアドレスに対応する分
のデータだけを出力するとともに、隣接アドレス
を有するメモリ２２０に対してアドレスオーバー
フロー信号OF0を送る。これによりメモリ２２０
はこのアドレスオーバーフロー信号OF0に基づ
き、メモリ２１０で不足した分のデータを出力す
る。このように複数個の隣接するアドレスを有す
る異つたメモリ間で互いにアドレスオーバーフロ
ー信号を授受させることによつて異つたメモリ間
アドレスの区切り目に位置するデータの出力が可
能になる。 第４図にこの発明にかかる記憶装置におけるメ
モリ個々の一具体構成例を示す。なお、この構成
例は第３図におけるメモリ２１０，２２０，２３
０の各々に相当するものであり、説明の便宜上、
バイト単位のアドレスに対して４バイト（32ビツ
ト）の並列データを出力する装置の読み出し部に
ついてのみ示し、書き込み部は省略している。ま
た、第４図において、第２図に示した各部装置と
同一機能を有する装置には同一の番号を付して示
しており、重複する説明は省略する。 さて、この実施例装置において、タイミング発
生器４１は、印加された上位ビツトアドレス信号
A0が当該メモリに割り当てられたことを示す選
択信号SLがアドレスデコーダ２１から送られて
きたとき、または隣接するメモリからアドレスオ
ーバーフロー入力信号INOFが送られてきたとき
に図示しない処理装置から加えられる読み出し要
求信号RCに基づいてタイミング信号TSを記憶部
群１００に送り、記憶部群１００を能動状態とす
るものである。またオーバーフロー検出器４０
は、当該メモリが選択され、かつ当該メモリのみ
では指定された全データを出力するだけのアドレ
ス領域を有していないとき、すなわち、アドレス
デコーダ２１の出力信号SLが論理値「１」とな
り、中位ビツトアドレス信号A1がすべて論理値
「１」となり、かつ下位２ビツトアドレス信号A2
が論理値「00」以外となつたときに、隣接アドレ
スを有するメモリと出力コントロール部４２に対
してアドレスオーバーフロー出力信号OTOFを
送る機能を有する。一方アドレス加算コントロー
ル部４４は通常は、下位２ビツトアドレスA2の
デコード結果に基づいて各記憶部M0，M1および
M2に指定する番地を選択制御する信号C0，C1お
よびC2を作成し、これらの信号を加算器２３，
２４および２５に対してそれぞれ別々に印加する
機能を有するが、隣接するアドレスを有するメモ
リよりアドレスオーバーフロー入力信号INOFが
送られてきたときは、印加された中位ビツトアド
レス信号A1および下位２ビツトアドレス信号A2
にかかわらず、各記憶部M0，M1およびM2に指定
する番地が各記憶部M0，M1およびM2において最
小番地（記憶部M0においては０番地OS、記憶部
M1においては１番地1S、記憶部M2においては２
番地2S）となるように制御する信号C0，C1およ
びC2を作成し、これらの信号を加算器２３，２
４および２５に対してそれぞれ別々に印加する。
さらに、出力コントロール部４２は、アドレスデ
コーダ２１から加えられる選択信号SLおよび処
理装置より印加された下位２ビツトアドレス信号
A2に基づき、また上述したアドレスオーバーフ
ロー入力信号INOF、アドレスオーバーフロー出
力信号OTOFの有無を参照して出力制御信号を
出力ドライバー４３に送り制御するものであり、
例えば、４つのバツフアー回路R0，R1，R2およ
びR3で構成される出力ドライバー４３は上記出
力コントロール部４２より加えられた出力制御信
号に基づき、記憶部M0，M1，M2およびM3から読
み出されたデータをそれぞれ出力データD0，
D1，D2およびD3としてデータバスDB（第３図参
照）に出力するか否かを制御するものである。 なお、第２表に上記出力ドライバー４３の出力
条件を示す。すなわち第２表において、○は読み
出しデータを出力することを意味し、×は読み出
しデータ出力禁止を意味し、−は論理値「０」ま
たは「１」に無関係を意味する。
【表】
【表】
次に、この第４図に示したメモリの全体動作に
ついて説明する。このメモリは基本的に下述する
３様の動作を行う。 (1) 指定されたアドレス分の全データを当該メモ
リのみで読み出し可能の場合。 読み出し要求信号RCとアドレスデコーダ２
１の出力信号SLが論理値「１」となり、それ
に基づきタイミング発生器４１はタイミング信
号TSを記憶部群１００に送り、記憶部群１０
０を能動状態とする。一方加算器２３，２４お
よび２５におけるアドレス加算コントロール信
号C0，C1およびC2と中位ビツトアドレス信号
A1の加算制御により記憶部群１００の各記憶
部M0，M1，M2およびM3のアドレスがそれぞれ
別々に指定される。これらにより、これら記憶
部M0，M1，M2およびM3からは上記アドレス信
号に対応した番地のデータが読み出されること
になり、出力コントロール部４２はこれら読み
出された各データを出力データD0，D1，D2お
よびD3としてデータバスDB（第３図参照）に
送り出すよう出力ドライバー４３を制御する。 (2) 当該メモリのみでは指定されたアドレス分の
全データを読み出すことが不可能であつた場
合。 タイミング発生器４１により記憶部群１００
を能動状態とする動作制御、あるいはアドレス
加算コントロール部４４と加算器２３，２４お
よび２５により記憶部群１００のアドレスを指
定する動作制御は上述した(1)の動作と同様であ
る。ただし、出力コントロール部４２において
は、アドレスデコーダ２１の出力信号SLが論
理値「１」、オーバーフロー検出器出力信号
OTOFが論理値「１」となることから、印加
された下位２ビツトアドレス信号A2に基づ
き、該当する一部の読み出しデータを出力デー
タとしてデータバスDB（第３図参照）に送り
出すよう出力ドライバー４３を制御する。例え
ば、先頭のアドレスとして98番地98Sが指定さ
れたときは、出力コントロール部４２の制御に
より、記憶部M2およびM3から読み出されて出
力ドライバー４３のバツフアー回路R2および
R3にラツチされた98番地98Sのデータおよび99
番地99Sのデータのみを出力データD2およびD3
としてデータバスDBに送り出し、バツフアー
回路R0およびR1に保持されたデータD0および
D1の送出は抑止する。また、これらデータの
送出と同時に論理値「１」となつた上記アドレ
スオーバーフロー出力信号 OTOFが隣接アドレスを有するメモリへ送
られる。 (3) 隣接するアドレスを有するメモリよりアドレ
スオーバーフロー入力信号INOFを受け取つた
場合。 読み出し要求信号RCとアドレスオーバーフ
ロー入力信号INOFが論理値「１」となると、
タイミング発生器４１は上位ビツトアドレス信
号A0が当該メモリを指定するものでないにも
かかわらず、タイミング信号TSを記憶部群１
００に送り記憶部１００を能動状態とする。加
算器２３，２４および２５ではアドレスオーバ
ーフロー入力信号INOFの入力を受けたアドレ
ス加算コントロール部４４の出力信号C0，C1
およびC2の制御に基づき、記憶部群１００に
おいて指定するアドレスが各最小アドレス（記
憶部M0において０番地OS、記憶部M1において
は１番地1S、記憶部M2においては２番地2S）
となるよう記憶部群１００のアドレス指定制御
を行い、アドレスオーバーフロー出力信号
OTOF（当該メモリにとつては入力信号
INOF）を送出した隣接するアドレスを有する
メモリにて読み出しきれなかつた分のデータを
該記憶部群１００から読み出す。出力コントロ
ール部４２は論理値「１」となつたアドレスオ
ーバーフロー入力信号INOFと印加された下位
２ビツトアドレス信号A2とに基づき、出力ド
ライバー４３に読み出された記憶部群１００の
データのデータバスへの出力を選択制御する。
例えば下位２ビツトアドレス信号A2が「11」
のときは、出力データD0として記憶部M0の０
番地OSのデータを、出力データD1として記憶
部M1の１番地1Sのデータを、出力データD2と
して記憶部M2の２番地2Sのデータをそれぞれ
データバスDBに送り出してデータD3の送り出
しは抑止し、また下位２ビツトアドレス信号
A2が「01」のときは、出力データD0として記
憶部M0の０番地OSのデータのみをデータバス
DBに送り出して他のデータD1，D2およびD3の
データバスDBへの送り出しは抑止する。 このように第４図に示した実施構成例を用いれ
ば、第３図に示した複数のメモリ構成のような場
合でも、異なつたメモリ間アドレスの区切り目に
位置するデータをも読み出すことができる。勿
論、上述した読み出し制御にかぎらず書き込み制
御についても同様の効果を得ることができる。 なお、上述した実施例では便宜上、１バイト単
位のアドレスに対して４バイトの並列データを読
み出す記憶装置にこの発明を適用した場合につい
て示したが、アドレス単位より大きな並列データ
長分の記憶領域を有する記憶装置であればすべて
の記憶装置にこの発明を適用することができる。 また、この実施例では第４図に示したように加
算器２３，２４および２５を用いてアドレス指定
手段を構成したが、このようなアドレス指定手段
は１ケの加算器とセレクタで構成することもでき
る。さらに記憶部１００が選択的に出力の有無を
制御できる場合は出力ドライバー４３を省いても
よい。 ところで、この発明にかかる記憶装置は共通バ
スに接続され、かつ一定の領域内のアドレスを有
するメモリ複数個より構成され、これら複数個の
メモリのアドレスが順序づけられ、またそれぞれ
のメモリにおいてアドレスオーバーフローを検出
する手段を具えてさえいれば、いかなる構成であ
つてもよくメモリ個々におけるアドレス指定方法
も任意である。すなわち、第４図に示した実施例
のように各記憶部M0，M1，M2およびM3にわたつ
て０番地0S、１番地1S、２番地2S、３番地3Sと
いうように連続アドレスを割り付けなくても、あ
る一定範囲内のアドレスを指定するのであれば他
のいかなるアドレス指定方法でもよい。したがつ
て、各記憶部に対するアドレス指定制御部の構成
も所望のアドレスを指定することができさえすれ
ば他のいかなる構成であつてもよく、例えばカウ
ンタ等を採用した構成としてもよい。また、これ
に伴ない、第４図の実施例における記憶部群１０
０に対する出力制御部４２および出力ドライバー
４３の構成も任意であり指定された所望のアドレ
スのデータが出力される構成であればよい。 以上説明したように、この発明にかかる記憶装
置によれば、すべての記憶領域を有効に利用して
いかなるアドレス指定が行われても該アドレスに
対応するデータの読み出しまたは書き込みを適切
になし得るという優れた効果を奏する。また複数
のメモリのアドレスの継ぎ目に存在するアドレス
指定禁止領域を排除したことから、処理装置にお
ける前処理の必要もなくなり、この記憶装置を適
用するシステムの全体の処理速度は著しく向上す
る。
ついて説明する。このメモリは基本的に下述する
３様の動作を行う。 (1) 指定されたアドレス分の全データを当該メモ
リのみで読み出し可能の場合。 読み出し要求信号RCとアドレスデコーダ２
１の出力信号SLが論理値「１」となり、それ
に基づきタイミング発生器４１はタイミング信
号TSを記憶部群１００に送り、記憶部群１０
０を能動状態とする。一方加算器２３，２４お
よび２５におけるアドレス加算コントロール信
号C0，C1およびC2と中位ビツトアドレス信号
A1の加算制御により記憶部群１００の各記憶
部M0，M1，M2およびM3のアドレスがそれぞれ
別々に指定される。これらにより、これら記憶
部M0，M1，M2およびM3からは上記アドレス信
号に対応した番地のデータが読み出されること
になり、出力コントロール部４２はこれら読み
出された各データを出力データD0，D1，D2お
よびD3としてデータバスDB（第３図参照）に
送り出すよう出力ドライバー４３を制御する。 (2) 当該メモリのみでは指定されたアドレス分の
全データを読み出すことが不可能であつた場
合。 タイミング発生器４１により記憶部群１００
を能動状態とする動作制御、あるいはアドレス
加算コントロール部４４と加算器２３，２４お
よび２５により記憶部群１００のアドレスを指
定する動作制御は上述した(1)の動作と同様であ
る。ただし、出力コントロール部４２において
は、アドレスデコーダ２１の出力信号SLが論
理値「１」、オーバーフロー検出器出力信号
OTOFが論理値「１」となることから、印加
された下位２ビツトアドレス信号A2に基づ
き、該当する一部の読み出しデータを出力デー
タとしてデータバスDB（第３図参照）に送り
出すよう出力ドライバー４３を制御する。例え
ば、先頭のアドレスとして98番地98Sが指定さ
れたときは、出力コントロール部４２の制御に
より、記憶部M2およびM3から読み出されて出
力ドライバー４３のバツフアー回路R2および
R3にラツチされた98番地98Sのデータおよび99
番地99Sのデータのみを出力データD2およびD3
としてデータバスDBに送り出し、バツフアー
回路R0およびR1に保持されたデータD0および
D1の送出は抑止する。また、これらデータの
送出と同時に論理値「１」となつた上記アドレ
スオーバーフロー出力信号 OTOFが隣接アドレスを有するメモリへ送
られる。 (3) 隣接するアドレスを有するメモリよりアドレ
スオーバーフロー入力信号INOFを受け取つた
場合。 読み出し要求信号RCとアドレスオーバーフ
ロー入力信号INOFが論理値「１」となると、
タイミング発生器４１は上位ビツトアドレス信
号A0が当該メモリを指定するものでないにも
かかわらず、タイミング信号TSを記憶部群１
００に送り記憶部１００を能動状態とする。加
算器２３，２４および２５ではアドレスオーバ
ーフロー入力信号INOFの入力を受けたアドレ
ス加算コントロール部４４の出力信号C0，C1
およびC2の制御に基づき、記憶部群１００に
おいて指定するアドレスが各最小アドレス（記
憶部M0において０番地OS、記憶部M1において
は１番地1S、記憶部M2においては２番地2S）
となるよう記憶部群１００のアドレス指定制御
を行い、アドレスオーバーフロー出力信号
OTOF（当該メモリにとつては入力信号
INOF）を送出した隣接するアドレスを有する
メモリにて読み出しきれなかつた分のデータを
該記憶部群１００から読み出す。出力コントロ
ール部４２は論理値「１」となつたアドレスオ
ーバーフロー入力信号INOFと印加された下位
２ビツトアドレス信号A2とに基づき、出力ド
ライバー４３に読み出された記憶部群１００の
データのデータバスへの出力を選択制御する。
例えば下位２ビツトアドレス信号A2が「11」
のときは、出力データD0として記憶部M0の０
番地OSのデータを、出力データD1として記憶
部M1の１番地1Sのデータを、出力データD2と
して記憶部M2の２番地2Sのデータをそれぞれ
データバスDBに送り出してデータD3の送り出
しは抑止し、また下位２ビツトアドレス信号
A2が「01」のときは、出力データD0として記
憶部M0の０番地OSのデータのみをデータバス
DBに送り出して他のデータD1，D2およびD3の
データバスDBへの送り出しは抑止する。 このように第４図に示した実施構成例を用いれ
ば、第３図に示した複数のメモリ構成のような場
合でも、異なつたメモリ間アドレスの区切り目に
位置するデータをも読み出すことができる。勿
論、上述した読み出し制御にかぎらず書き込み制
御についても同様の効果を得ることができる。 なお、上述した実施例では便宜上、１バイト単
位のアドレスに対して４バイトの並列データを読
み出す記憶装置にこの発明を適用した場合につい
て示したが、アドレス単位より大きな並列データ
長分の記憶領域を有する記憶装置であればすべて
の記憶装置にこの発明を適用することができる。 また、この実施例では第４図に示したように加
算器２３，２４および２５を用いてアドレス指定
手段を構成したが、このようなアドレス指定手段
は１ケの加算器とセレクタで構成することもでき
る。さらに記憶部１００が選択的に出力の有無を
制御できる場合は出力ドライバー４３を省いても
よい。 ところで、この発明にかかる記憶装置は共通バ
スに接続され、かつ一定の領域内のアドレスを有
するメモリ複数個より構成され、これら複数個の
メモリのアドレスが順序づけられ、またそれぞれ
のメモリにおいてアドレスオーバーフローを検出
する手段を具えてさえいれば、いかなる構成であ
つてもよくメモリ個々におけるアドレス指定方法
も任意である。すなわち、第４図に示した実施例
のように各記憶部M0，M1，M2およびM3にわたつ
て０番地0S、１番地1S、２番地2S、３番地3Sと
いうように連続アドレスを割り付けなくても、あ
る一定範囲内のアドレスを指定するのであれば他
のいかなるアドレス指定方法でもよい。したがつ
て、各記憶部に対するアドレス指定制御部の構成
も所望のアドレスを指定することができさえすれ
ば他のいかなる構成であつてもよく、例えばカウ
ンタ等を採用した構成としてもよい。また、これ
に伴ない、第４図の実施例における記憶部群１０
０に対する出力制御部４２および出力ドライバー
４３の構成も任意であり指定された所望のアドレ
スのデータが出力される構成であればよい。 以上説明したように、この発明にかかる記憶装
置によれば、すべての記憶領域を有効に利用して
いかなるアドレス指定が行われても該アドレスに
対応するデータの読み出しまたは書き込みを適切
になし得るという優れた効果を奏する。また複数
のメモリのアドレスの継ぎ目に存在するアドレス
指定禁止領域を排除したことから、処理装置にお
ける前処理の必要もなくなり、この記憶装置を適
用するシステムの全体の処理速度は著しく向上す
る。
第１図は一般的な演算処理システムにおける従
来の記憶装置の接続構成例を示す図、第２図は第
１図に示した従来の記憶装置におけるメモリ個々
の内部構成を示す図、第３図は第１図に示した一
般的な演算処理システムにこの発明にかかる記憶
装置を適用した場合の一実施例構成を示す図、第
４図はこの発明にかかる記憶装置におけるメモリ
個々の具体構成例を示す図である。 １０……処理装置、２１……アドレスデコー
ダ、２２，４１……タイミング発生器、２３，２
４，２５……加算器、２６，４４……アドレス加
算コントロール部、２７，４３……出力ドライバ
ー、４０……アドレスオーバーフロー検出器、４
２……出力コントロール部、１００……記憶部
群、１１０，１２０，１３０，２１０，２２０，
２３０……メモリ。
来の記憶装置の接続構成例を示す図、第２図は第
１図に示した従来の記憶装置におけるメモリ個々
の内部構成を示す図、第３図は第１図に示した一
般的な演算処理システムにこの発明にかかる記憶
装置を適用した場合の一実施例構成を示す図、第
４図はこの発明にかかる記憶装置におけるメモリ
個々の具体構成例を示す図である。 １０……処理装置、２１……アドレスデコー
ダ、２２，４１……タイミング発生器、２３，２
４，２５……加算器、２６，４４……アドレス加
算コントロール部、２７，４３……出力ドライバ
ー、４０……アドレスオーバーフロー検出器、４
２……出力コントロール部、１００……記憶部
群、１１０，１２０，１３０，２１０，２２０，
２３０……メモリ。
Claims (1)
- 【特許請求の範囲】 １ アドレスバスに共通接続された複数のメモリ
を有し、該アドレスバスを介して与えられる１つ
のアドレス指定に応答して該指定された１つのア
ドレスに対応して予め設定されている複数のアド
レスに対するデータの読み出しおよび書き込みを
並列的に同時に実行する記憶装置において、 前記メモリは、 前記１つのアドレス指定に対して予め設定され
た複数のアドレスを形成するアドレス形成手段
と、 このアドレス形成手段で形成されたアドレスが
他のメモリに属するアドレスになつたときにはア
ドレスオーバーフロー信号を発生し、このアドレ
スオーバーフロー信号を該他のメモリに送出する
アドレスオーバーフロー信号発生手段と、 アドレスオーバフロー信号の入力および前記１
つのアドレス指定に対応して該アドレスオーバー
フロー信号が発生されたメモリで他のメモリに属
するものとなつたアドレスを形成する手段と を具え、前記１つのアドレス指定に対する複数の
アドレスが２つのメモリに属するものとなつたと
きにはこの２つのメモリからデータの読み出しお
よび書き込みを並列的に同時に実行するようにし
た記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4421082A JPS58161191A (ja) | 1982-03-19 | 1982-03-19 | 記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4421082A JPS58161191A (ja) | 1982-03-19 | 1982-03-19 | 記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58161191A JPS58161191A (ja) | 1983-09-24 |
| JPS6249670B2 true JPS6249670B2 (ja) | 1987-10-20 |
Family
ID=12685186
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4421082A Granted JPS58161191A (ja) | 1982-03-19 | 1982-03-19 | 記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58161191A (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0772881B2 (ja) * | 1986-12-16 | 1995-08-02 | 日本電気株式会社 | デ−タ処理装置 |
| JPS63244246A (ja) * | 1987-03-31 | 1988-10-11 | Toshiba Corp | ラツプアラウンド検出装置 |
| US4872806A (en) * | 1987-05-15 | 1989-10-10 | Aisan Kogyo Kabushiki Kaisha | Centrifugal pump of vortex-flow type |
| US6112268A (en) * | 1997-06-16 | 2000-08-29 | Matsushita Electric Industrial Co., Ltd. | System for indicating status of a buffer based on a write address of the buffer and generating an abort signal before buffer overflows |
| JP4945125B2 (ja) * | 2005-12-21 | 2012-06-06 | ラピスセミコンダクタ株式会社 | メモリ制御装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5373926A (en) * | 1976-12-13 | 1978-06-30 | Nec Corp | Memory address control system |
-
1982
- 1982-03-19 JP JP4421082A patent/JPS58161191A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5373926A (en) * | 1976-12-13 | 1978-06-30 | Nec Corp | Memory address control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58161191A (ja) | 1983-09-24 |
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