JPS62174845A - メモリ選択制御回路 - Google Patents
メモリ選択制御回路Info
- Publication number
- JPS62174845A JPS62174845A JP1714386A JP1714386A JPS62174845A JP S62174845 A JPS62174845 A JP S62174845A JP 1714386 A JP1714386 A JP 1714386A JP 1714386 A JP1714386 A JP 1714386A JP S62174845 A JPS62174845 A JP S62174845A
- Authority
- JP
- Japan
- Prior art keywords
- address
- memory
- circuit
- memory switching
- switching notification
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 63
- 102100039250 Essential MCU regulator, mitochondrial Human genes 0.000 description 5
- 101000813097 Homo sapiens Essential MCU regulator, mitochondrial Proteins 0.000 description 5
- 240000002853 Nelumbo nucifera Species 0.000 description 2
- 235000006508 Nelumbo nucifera Nutrition 0.000 description 2
- 235000006510 Nelumbo pentapetala Nutrition 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はメモリ選択制御回路に関する。
従来、メモリ選択制御回路は、例えばバンク切替方式は
、ソフトウェアにより、特別なバンクレジスタにバンク
選択値を設定することによりメモリを選択管理していた
。そのため、ソフトウェア、特にＯ５によりバンク切替
のための管理が必要であり、また、バンク切替のための
特別なソフトウェアインターフェース（入出力命令等に
よるセット）が必要であった。
、ソフトウェアにより、特別なバンクレジスタにバンク
選択値を設定することによりメモリを選択管理していた
。そのため、ソフトウェア、特にＯ５によりバンク切替
のための管理が必要であり、また、バンク切替のための
特別なソフトウェアインターフェース（入出力命令等に
よるセット）が必要であった。
上述した従来のバンク切替方式は、ソフトウェアから切
替のための命令（信号）を数ステップ必要とする他、切
替状態も管理する必要があり、また、命令（信号）を入
出力−ｊ−るため限られたＩ１０ボートアドレスを利用
しなけ九ばならない欠点がある。
替のための命令（信号）を数ステップ必要とする他、切
替状態も管理する必要があり、また、命令（信号）を入
出力−ｊ−るため限られたＩ１０ボートアドレスを利用
しなけ九ばならない欠点がある。
本発明の目的は、基本的なＣＰＵアーキテクチャに変更
を加えることなく、特別な切替のための命令（信号）を
実行せずに、同一メモリ・アドレス空間に予め割当てた
複数のメモリを選択利用可能なメモリ選択制御回路を提
供することである。
を加えることなく、特別な切替のための命令（信号）を
実行せずに、同一メモリ・アドレス空間に予め割当てた
複数のメモリを選択利用可能なメモリ選択制御回路を提
供することである。
本発明のメモリ選択制御回路は、同一のアドレス空間に
割当てられた複数のメモリの各々に対するメモリ切替通
知アドレスが予め設定されているメモリ切替通知アドレ
ス設定回路と、アドレスバスの値をメモリ切替通知アド
レス設定回路内に設定された複数のメモリ切替通知アド
レスと比較する比較回路と、比較回路によりアドレスの
一致が検出されたとき、その一致した切替通知アドレス
に対応したメモリを選択するメモリ切替回路を存する。
割当てられた複数のメモリの各々に対するメモリ切替通
知アドレスが予め設定されているメモリ切替通知アドレ
ス設定回路と、アドレスバスの値をメモリ切替通知アド
レス設定回路内に設定された複数のメモリ切替通知アド
レスと比較する比較回路と、比較回路によりアドレスの
一致が検出されたとき、その一致した切替通知アドレス
に対応したメモリを選択するメモリ切替回路を存する。
したがって、複数のメモリを同一アドレス空間で多重に
拡張利用することが可能となる。
拡張利用することが可能となる。
〔実施例）
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明のメモリ選択制御回路の一実施例を示す
ブロック図である。
ブロック図である。
メモリ切替通知アドレス設定回路１にはメモリＭｌ、
Ｍ２．・・・、 Ｍｎに対応したメモリ切替通知アドレ
スＩＩ、 １２．・・・、 Ｉｎが予め設定されている
。メモリーアドレス設定回路５にはメモリＭｌ、 Ｍ２
．・・・、 Ｍｎが割り当てられているアドレス空間ｃ
ｃｃｃ〜ＤＤＤＤのアドレスＣＧＣＧ、 ＤＤＤＤか設
定されている。メモリ制御回路４はアドレス・ハス上の
アドレスかアドレス空間ｃｃｃｃ〜ＤＤＤＤ内にあると
きメモリＭｌ−Ｍｎにり一ト／ライト制御信号を出力す
る。アドレス・ハス比較回路２はアドレス・ハスのアド
レスをメモリ切替通知アドレス設定回路１のメモリ切替
通知アドレス１１．１２．・・・、 Ｉｎと比較し、一
致するメモリ切替通知アドレスに対応するメモリ切替通
知信号を出力１−る。メモリ切替回路３は出力されたメ
モリ切替通知信号に対応するメモリをアクセス可能状態
にし、この状態をアドレス・ハス比較回路２から次のメ
モリ切替通知信号が出力されるまて保持する。
Ｍ２．・・・、 Ｍｎに対応したメモリ切替通知アドレ
スＩＩ、 １２．・・・、 Ｉｎが予め設定されている
。メモリーアドレス設定回路５にはメモリＭｌ、 Ｍ２
．・・・、 Ｍｎが割り当てられているアドレス空間ｃ
ｃｃｃ〜ＤＤＤＤのアドレスＣＧＣＧ、 ＤＤＤＤか設
定されている。メモリ制御回路４はアドレス・ハス上の
アドレスかアドレス空間ｃｃｃｃ〜ＤＤＤＤ内にあると
きメモリＭｌ−Ｍｎにり一ト／ライト制御信号を出力す
る。アドレス・ハス比較回路２はアドレス・ハスのアド
レスをメモリ切替通知アドレス設定回路１のメモリ切替
通知アドレス１１．１２．・・・、 Ｉｎと比較し、一
致するメモリ切替通知アドレスに対応するメモリ切替通
知信号を出力１−る。メモリ切替回路３は出力されたメ
モリ切替通知信号に対応するメモリをアクセス可能状態
にし、この状態をアドレス・ハス比較回路２から次のメ
モリ切替通知信号が出力されるまて保持する。
次に、本実施例の動作を説明する。
メモリ切替通知アドレス１１にアドレスＡＡＡＡを予め
設定しておく。該アドレスを参照する命令をソフトウェ
アが実行すると、アドレス・バスにアドレスＡＡＡＡが
出力される。これはメモリ切替通知アドレス１１の内容
と一致するため、対応したメモリＭ１がアドレス空間ｃ
ｃｃｃ〜ＤＤＤＤに切替えられメモリＭ１に対するリー
ドまたライトが可能となる。同様に、アドレス・ハスに
アドレスＢＢＢＢか出力された場合は、対応したメモリ
Ｍ２がアドレス空間ｃｃｃｃ〜ＤＤＤＤに切替えられる
。なお、アトルスへへへへを割込み命令実行時に参照す
るヘクタ・アドレスと対応させておき、アドレスバス八
への内容をアドレスｃｃｃｃ〜ＤＤＤＤ内を示すように
しておけば割込みを利用してメモリを切替え、該メモリ
を即利用できる。また、ソフトウェア上は余分な切（）
命令を入出力する必要かなく、既存のソフトウェアの変
更なしにメモリを切替え利用する新たなソフトウェアを
追加することも可能である。
設定しておく。該アドレスを参照する命令をソフトウェ
アが実行すると、アドレス・バスにアドレスＡＡＡＡが
出力される。これはメモリ切替通知アドレス１１の内容
と一致するため、対応したメモリＭ１がアドレス空間ｃ
ｃｃｃ〜ＤＤＤＤに切替えられメモリＭ１に対するリー
ドまたライトが可能となる。同様に、アドレス・ハスに
アドレスＢＢＢＢか出力された場合は、対応したメモリ
Ｍ２がアドレス空間ｃｃｃｃ〜ＤＤＤＤに切替えられる
。なお、アトルスへへへへを割込み命令実行時に参照す
るヘクタ・アドレスと対応させておき、アドレスバス八
への内容をアドレスｃｃｃｃ〜ＤＤＤＤ内を示すように
しておけば割込みを利用してメモリを切替え、該メモリ
を即利用できる。また、ソフトウェア上は余分な切（）
命令を入出力する必要かなく、既存のソフトウェアの変
更なしにメモリを切替え利用する新たなソフトウェアを
追加することも可能である。
〔発明の効果）
以」二説明したように本発明は、メモリ切替通知アドレ
ス設定回路、アドレス・ハス比較回路、メモリ切陸回路
を備えることにより、ソフトウェア上特別な命令を必要
とせず、既存のシステムにおいても、ソフトウェア、ハ
ードウェアに特別な変更をしなくとも複数のメモリを同
一アトレス空間で利用できるという効果がある。
ス設定回路、アドレス・ハス比較回路、メモリ切陸回路
を備えることにより、ソフトウェア上特別な命令を必要
とせず、既存のシステムにおいても、ソフトウェア、ハ
ードウェアに特別な変更をしなくとも複数のメモリを同
一アトレス空間で利用できるという効果がある。
第１図は本発明のメモリ選択制御回路の一実ｈｈ例を示
すブロック図である。 １−ｍ−メモリ切替通知アドレス設定回路、＋１．１２
．・・・、 Ｉｎ−−−メモリ切替通知アドレス、２−
ｍ−アドレス・バス比較回路、 ３−−−メモリ切替回路、 ４−−−メモリ；しｊ御回路、 ５−ｍ−メモリ・アドレス設定回路、 Ｍｌ、 Ｍ２．−−・、 Ｍｎ−−−メモリ。
すブロック図である。 １−ｍ−メモリ切替通知アドレス設定回路、＋１．１２
．・・・、 Ｉｎ−−−メモリ切替通知アドレス、２−
ｍ−アドレス・バス比較回路、 ３−−−メモリ切替回路、 ４−−−メモリ；しｊ御回路、 ５−ｍ−メモリ・アドレス設定回路、 Ｍｌ、 Ｍ２．−−・、 Ｍｎ−−−メモリ。
Claims (1)
- 【特許請求の範囲】 同一のアドレス空間に割り当てられた複数のメモリの各
々に対するメモリ切替通知アドレスが予め設定されてい
るメモリ切替通知アドレス設定回路と、 アドレスバス上のアドレスをメモリ切替通知アドレス設
定回路内に設定された複数のメモリ切替通知アドレスと
比較する比較回路と、 比較回路によりアドレスの一致が検出されたとき、その
一致した切替通知アドレスに対応したメモリを選択する
メモリ切替回路を有するメモリ選択制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1714386A JPS62174845A (ja) | 1986-01-28 | 1986-01-28 | メモリ選択制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1714386A JPS62174845A (ja) | 1986-01-28 | 1986-01-28 | メモリ選択制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62174845A true JPS62174845A (ja) | 1987-07-31 |
Family
ID=11935776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1714386A Pending JPS62174845A (ja) | 1986-01-28 | 1986-01-28 | メモリ選択制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62174845A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296840A (ja) * | 1990-04-16 | 1991-12-27 | Sharp Corp | メモリ |
-
1986
- 1986-01-28 JP JP1714386A patent/JPS62174845A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03296840A (ja) * | 1990-04-16 | 1991-12-27 | Sharp Corp | メモリ |
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