JPH0316652B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、計算機システムの主記憶装置等に対
する、データの書き込みを制御するための方式に
関する。

比較的大型の計算機システムにおいて、主記憶
装置は複数の記憶バンクからなり、各記憶バンク
を並列に動作可能にし、複数の異なる記憶バンク
に対するアクセスの処理を時間的にオーバラツプ
させることにより、主記憶装置のアクセス速度を
実質的に高める技術が使用される。

通常、この場合の記憶アドレスは、いわゆるイ
ンタリーブ方式で割り当てられ、例えばＢ番の記
憶バンクの記憶語のアドレスをＡとすると、アド
レスＡ＋１の記憶語は、Ｂ番に隣接するＢ＋１番
の記憶バンクに置くようにされる。

このような構成の記憶装置では、記憶アドレス
の連続する複数の記憶語への書き込みを、記憶バ
ンクを順次、１制御サイクルづつずらして起動し
て処理した場合に、通常は最高の書き込み速度を
得ることができる。

しかし、例えば複数の業務に共用される主記憶
領域を、必要な業務に割り当てて使用し、各割当
領域のみを割当の都度初期化したり、或いはその
領域の使用を終わつて割当を解いたときその領域
のみをクリアする場合、同一の値の要素が並ぶベ
クトルデータをロードする場合、その他で、任意
の部分領域のみに同一のデータを書き込む場合に
は、記憶バンクの並列動作を高度に利用して、書
き込み速度を更に高めることができる。

〔従来の技術〕

第２図は計算機システムの一構成例を示すブロ
ツク図である。

中央処理装置１、チヤネル制御装置２等は、主
記憶アクセス制御装置（以下において、MCUと
いう）３を介して、主記憶装置４と接続する。

中央処理装置１、チヤネル制御装置２等は、主
記憶装置４に対するアクセス要求（以下におい
て、単にアクセス要求という）をMCU３に発行
する。

MCU３は複数のアクセス要求を所定の優先順
に受け付けて、主記憶装置４を制御する。

第３図はMCU３と主記憶装置４の主要部の一
構成例を示すブロツク図である。

中央処理装置１、チヤネル制御装置２等は、そ
れぞれに対応してMCU３に設けられるポート１
０にアクセス要求を転送する。

優先選択部１１はバンク状態表示１２を参照し
て、動作中でない記憶バンクに対するアクセス要
求の中から、一定の順序で１ポートを選択し、そ
のアクセス要求情報をレジスタ１３に転送する。

バンク状態表示１２は各記憶バンクに対応して
設ける各１ビツトの表示からなり、例えば‘1'に
よつて該当記憶バンクが動作していない状態を示
すものとする。

MCU制御部１４は、アクセス要求が優先選択
部１１によつて選択されたとき、指定する記憶バ
ンクの表示を‘0'にセツトし、そのアクセス要求
の実行が終わつたとき、‘1'にリセツトする。

MCU制御部１４は、レジスタ１３にアクセス
要求が転送されると、その要求について１語の読
み出し／書き込み、及びブロツク（例えば８語の
連続領域）の読み出し／書き込み等のアクセス種
別を、レジスタ１３上の指令によつて識別する。

ブロツク書き込みの場合に、MCU制御部１４
は１語の書き込みデータを、アクセス要求元から
データ線２２によつて受信し、レジスタ１３に保
持した後、レジスタ１３上の記憶アドレス、デー
タ及び書き込み指令を主記憶装置４へ送る。

主記憶装置４のバンク制御部１５は、指令線１
６で書き込み指令を受けて起動し、レジスタ１７
及び１８に記憶アドレスとデータを受信する。

バンク制御部１５はレジスタ１７の記憶アドレ
スの一部によつて、記憶バンク１９の１つを決定
し、バス２０及び２１を制御して、該当記憶バン
クにレジスタ１７の記憶アドレスの一部（バンク
内アドレス部分）とレジスタ１８のデータとを転
送し、且つその記憶バンクの書き込み動作を起動
する。

MCU制御部１４はレジスタ１３の所要の情報
を主記憶装置４へ転送すると、アクセス要求元か
ら次の語の書き込みデータをレジスタ１３に受信
し、又レジスタ１３の記憶アドレスを次の語へ進
める。

こゝでレジスタ１３上の記憶アドレスで指定さ
れる記憶バンクの状態をバンク状態表示１２によ
つて検査し、動作中でなければ、前記と同様にそ
れら及び指令を主記憶装置４へ転送する。該当記
憶バンクが動作中であれば、動作の完了を待つ。

指令線１６の信号を受け取ると、バンク制御部
１５は前記と同様に動作して、次の記憶バンクの
書き込み動作を起動する。

以上の制御を８語について繰り返すことによ
り、ブロツク書き込みが完了する。

以上の制御によれば、各語の書き込みのための
各記憶バンクの起動は、少なくとも１制御サイク
ル時間の遅れを要し、従つて８語の書き込み制御
には最も短い場合でも８制御サイクルの間、バン
ク制御部１５を占有することになる。

〔発明が解決しようとする問題点〕

従来のブロツク書き込み制御は、常に前記のよ
うに実行されているので、ブロツクの各語に同一
内容を書き込む場合にも、各語のデータ及び記憶
アドレスを記憶バンクごとに個別に転送して、書
き込み動作を行わせる必要があり、制御時間を不
当に長くするという問題があつた。

〔問題点を解決するための手段〕

前記の問題点は、記憶装置と、制御装置とを有
し、該記憶装置は、並列に動作可能な複数の記憶
バンクよりなり、該制御装置から指定される該記
憶バンクを選択し、指定される記憶バンク内アド
レスを転送して、該アドレスの記憶語へのアクセ
スを実行し、該制御装置は、要求元からの指令に
従つて、該記憶装置へのアクセスを制御し、該要
求元から特定の書込指令を受けた場合には、該指
令で指定されるアドレス領域によつて定まる複数
の該記憶バンクについて、動作中でない該記憶バ
ンクを検出して、該検出した記憶バンクのうち、
所定条件を満足する最多数の記憶バンクを該記憶
装置に指定し、該記憶装置は、該指定された全記
憶バンクを同時に選択し、該制御装置から受け取
る記憶バンク内アドレスとデータとを、該記憶バ
ンクに並列に転送して書込動作を実行するように
構成された本発明の記憶装置書き込み制御方式に
よつて解決される。

〔作用〕

即ち、前記のようなブロツク書き込みのアクセ
ス要求に、同一データの書き込みか否かを指定で
きるようにし、同一データのブロツク書き込みの
場合には、次のように制御する。

MCUでは、優先選択によつて決定したアクセ
ス要求が、同一データのブロツク書き込みである
と識別した場合に、書き込み先の記憶バンク（前
記例の場合、連続する８個の記憶バンク）の状態
を検査し、例えば先頭アドレスに該当する記憶バ
ンクから２、４又は８個の記憶バンクが動作して
いない状態であることを検出すると、、主記憶装
置へ例えば特別の信号を送る。

この信号により主記憶装置では、受け取つた記
憶アドレスで指定される記憶バンクから始まる、
例えば２、４又は８記憶バンクに対し、同じ記憶
バンク内アドレスとデータとを並列に転送して、
一斉に書き込み動作を起動する。

以上により、同一データのブロツク書き込み
を、最短の場合には１語の書き込みと同じ制御時
間で完了させることができ、一般に従来より短い
時間で行うことができる。

〔実施例〕

第１図は本発明の一実施例構成を示すブロツク
図である。図において、第３図と同じ部分は同一
の符号を付して示す。

従来と同様に、アクセス要求の１つを選択し
て、レジスタ１３に設定すると、MCU制御部３
０はアクセス指令を識別する。

アクセス指令が同一データのブロツク書き込み
の場合には、従来のように、要求元から書き込み
データ１語をレジスタ１３に受信する。

又、MCU制御部３０はアクセス要求の記憶ア
ドレスによつて、先頭の記憶バンクを決定し、そ
の記憶バンクから例えば８個の記憶バンクをブロ
ツク状態検出部３１に指定する。

ブロツク状態検出部３１は指定された記憶バン
クとバンク状態表示１２とを比較し、指定記憶バ
ンクの先頭から１、２、４又は８個のバンクが連
続して動作していないことを検出した場合に、信
号線３２により、その条件を満足する最も大きな
数を通知する。

MCU制御部３０は信号線３２の通知が‘1'で
あれば、従来のブロツク書き込みと同様に、１記
憶バンクづつへの書き込みとして制御する。

信号線３２の通知が‘2'以上であると、レジス
タ１３の所要情報を従来と同様に主記憶装置４の
レジスタ１７，１８に転送すると共に、信号線３
３により、バンク制御部３４に同一データを２、
４又は８バンクに書き込むことを通知する。

バンク制御部３４は、信号線３３による上記通
知を受けた場合には、レジスタ１７の記憶アドレ
スで指定される記憶バンク１９の１つから始ま
る、指定数（今の例では、２、４又は８）のバン
クを同時に指定して、バス２０及び２１により記
憶バンク内アドレスとデータとを、それらの記憶
バンクに一斉に転送し、書き込み動作を起動す
る。

従つて、複数の記憶バンクで書き込み動作が同
時に進行し、１語の書き込みと同じ制御時間の後
に複数語の書き込みが完了する。

以上により、８記憶バンクのうちの、２又は４
記憶バンクの書き込みを実行した場合には、
MCU３では、続いて書き込むべき先頭の記憶バ
ンクアドレスと残りの書き込み語数を記憶し、前
記と同様の制御により、残りの語の書き込みを
１、２又は４記憶バンクごとに実行する。

〔発明の効果〕

以上の説明から明らかなように本発明によれ
ば、計算機システムの主記憶装置等の、複数の記
憶語に同一データを書き込む場合の制御時間を短
縮するので、主記憶装置等のアクセス効率を改善
することができる。

【図面の簡単な説明】

第１図は本発明一実施例構成のブロツク図、第
２図は計算機システムの一構成例の図、第３図は
従来の一構成例ブロツク図である。 図において、１は中央処理装置、２はチヤネル
制御装置、３はMCU、４は主記憶装置、１０は
ポート、１１は優先選択部、１２はバンク状態表
示、１３，１７，１８はレジスタ、１４，３０は
MCU制御部、１５，３４はバンク制御部、１９
は記憶バンク、２０，２１はバス、３１はバンク
状態検出部を示す。

Claims (1)

1. 【特許請求の範囲】 １ 記憶装置と、制御装置とを有し、 該記憶装置は、並列に動作可能な複数の記憶バ
   ンクよりなり、該制御装置から指定される該記憶
   バンクを選択し、指定される記憶バンク内アドレ
   スを転送して、該アドレスの記憶語へのアクセス
   を実行し、 該制御装置は、要求元からの指令に従つて、該
   記憶装置へのアクセスを制御し、 該要求元から特定の書込指令を受けた場合に
   は、該指令で指定されるアドレス領域によつて定
   まる複数の該記憶バンクについて、動作中でない
   該記憶バンクを検出して、該検出した記憶バンク
   のうち、所定条件を満足する最多数の記憶バンク
   を該記憶装置に指定し、 該記憶装置は、該指定された全記憶バンクを同
   時に選択し、該制御装置から受け取る記憶バンク
   内アドレスとデータとを、該記憶バンクに並列に
   転送して書込動作を実行するように構成されてい
   ることを特徴とする記憶装置書き込み制御方式。