JPS6049951B2 - 一斉指示信号送出回路 - Google Patents
一斉指示信号送出回路Info
- Publication number
- JPS6049951B2 JPS6049951B2 JP1123081A JP1123081A JPS6049951B2 JP S6049951 B2 JPS6049951 B2 JP S6049951B2 JP 1123081 A JP1123081 A JP 1123081A JP 1123081 A JP1123081 A JP 1123081A JP S6049951 B2 JPS6049951 B2 JP S6049951B2
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- JP
- Japan
- Prior art keywords
- instruction signal
- address
- microprocessor
- signal sending
- instruction
- Prior art date
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- Expired
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Description
【発明の詳細な説明】
本発明はマルチプロセッサ構成の情報処理装置に関し、
特に各中央処理装置（以下ＣＰＵという）を制御する一
斉指示信号送出回路に関する。
特に各中央処理装置（以下ＣＰＵという）を制御する一
斉指示信号送出回路に関する。
複数のＣＰＵから成るマルチプロセッサーシステムに於
て、該ＣＰＵ個別にコンソールパネルを持たずマスター
コンソールと呼ばれる制御用パネルを集中的に持ち、各
ＣＰＵと信号の送受を行なう方式、およびマスターＣＰ
Ｕを設け、該マスターＣＰＵから各ＣＰＵへ指示を送出
する方式がある。これらの方式では各ＣＰＵへ指示信号
を送出する場合、最近では経済性、ハードウェアの簡単
化の点からマイクロプロセッサーと各ＣＰＵ対応の個有
のＩ／Ｏアドレスを持つ複数のＩ’Ｏポートにより実現
する場合が多い。また、マルチプロセッサーシステムに
於てはＣＰＵのステータス等に応じて同一ステータスの
複数のＣＰＵに同一信号を送る必要性がある。ところが
、従来、このような場合には同一信号を送出する必要性
のあるＣＰＵに対応したＩ／Ｏポートにマイクロプロセ
ッサーから順次出力命令を送出していたため、ＣＰＵへ
の到着時間が異なり、同一指示信号を同時に送ることが
不可能であつた。又順次出力命令を送るためにマイクロ
プロツサーのプログラムも長くなる等の欠点があつた。
本発明の目的はマイクロプロセッサーのＩ／Ｏポートと
して接続されたＩ／Ｏアドレス変更制御回路へマイクロ
プロセッサーから制御信号を書き込み後、前記Ｉ／Ｏア
ドレス変更回路からのＩ／Ｏアドレス変更指示信号によ
り各ＣＰＵ対応の複数個のＩ／ＯポートのＩ／Ｏアドレ
スとして同一アドレスを割当てることにより、複数個の
ＣＰＵへ同一指示信号を同時に送出できるようにした一
斉指示信号送出フ回路を提供することにある。
て、該ＣＰＵ個別にコンソールパネルを持たずマスター
コンソールと呼ばれる制御用パネルを集中的に持ち、各
ＣＰＵと信号の送受を行なう方式、およびマスターＣＰ
Ｕを設け、該マスターＣＰＵから各ＣＰＵへ指示を送出
する方式がある。これらの方式では各ＣＰＵへ指示信号
を送出する場合、最近では経済性、ハードウェアの簡単
化の点からマイクロプロセッサーと各ＣＰＵ対応の個有
のＩ／Ｏアドレスを持つ複数のＩ’Ｏポートにより実現
する場合が多い。また、マルチプロセッサーシステムに
於てはＣＰＵのステータス等に応じて同一ステータスの
複数のＣＰＵに同一信号を送る必要性がある。ところが
、従来、このような場合には同一信号を送出する必要性
のあるＣＰＵに対応したＩ／Ｏポートにマイクロプロセ
ッサーから順次出力命令を送出していたため、ＣＰＵへ
の到着時間が異なり、同一指示信号を同時に送ることが
不可能であつた。又順次出力命令を送るためにマイクロ
プロツサーのプログラムも長くなる等の欠点があつた。
本発明の目的はマイクロプロセッサーのＩ／Ｏポートと
して接続されたＩ／Ｏアドレス変更制御回路へマイクロ
プロセッサーから制御信号を書き込み後、前記Ｉ／Ｏア
ドレス変更回路からのＩ／Ｏアドレス変更指示信号によ
り各ＣＰＵ対応の複数個のＩ／ＯポートのＩ／Ｏアドレ
スとして同一アドレスを割当てることにより、複数個の
ＣＰＵへ同一指示信号を同時に送出できるようにした一
斉指示信号送出フ回路を提供することにある。
本発明の一斉指示信号送出回路は、マイクロフロセッサ
ーと、該マイクロプロセッサーのバスにＩ／Ｏポートと
してバスに接続され前記各ＣＰＵに対応する複数の指示
信号送出回路と、該マイクロプ５０セッサーのバスにＩ
／Ｏボートとして接続されその出力信号を上記複数の指
示信号送出回路へ制御信号として供給するＩ／Ｏアドレ
ス変更制御回路とから構成され、該マイクロプロセッサ
ーから前記Ｉ／Ｏアドレス変更制御回路へ書き込んた准
リ御信号に応じて、複数の上記指示信号送出回路の１１
０アドレスを同一の値とすることにより複数のＣＰＵへ
同時に同一指示信号を送出することを特徴とする。
ーと、該マイクロプロセッサーのバスにＩ／Ｏポートと
してバスに接続され前記各ＣＰＵに対応する複数の指示
信号送出回路と、該マイクロプ５０セッサーのバスにＩ
／Ｏボートとして接続されその出力信号を上記複数の指
示信号送出回路へ制御信号として供給するＩ／Ｏアドレ
ス変更制御回路とから構成され、該マイクロプロセッサ
ーから前記Ｉ／Ｏアドレス変更制御回路へ書き込んた准
リ御信号に応じて、複数の上記指示信号送出回路の１１
０アドレスを同一の値とすることにより複数のＣＰＵへ
同時に同一指示信号を送出することを特徴とする。
次に図面を参照して本発明を説明する。
第１図は本発明の一実施例を示す構成図である。
マルチプロセッサ−システムを構成するｎ台のＣＰＵｌ
ｌ〜１ｎをマスターコンソール（ＭＣＳＬ）２と呼ばれ
る制御パネルから制御する場合の構成を示す。
ｌ〜１ｎをマスターコンソール（ＭＣＳＬ）２と呼ばれ
る制御パネルから制御する場合の構成を示す。
本実施例はマイクロプロセッサー（ＰＰ）３と、マイク
ロプロセッサー３のバスに接続されＣＰＵｌｌ〜１ｎに
マスターコンソール２からの指示を送出する指示信号送
出回路（ＩＯＰｌ〜ｎ）４１〜４ｎと、マイクロプロセ
ッサー３のバスに接続され指示信号送出回路４１〜４ｎ
（７）１１０アドレスの変更制御を行なう１１０アドレ
ス変更制御回路（ＩＯＡＣ）５とを含み構成される。指
示信号送出回路４１〜４ｎ（７）１１０アドレスをＡ１
〜Ｍとする。マスターコンソール２から個々のＣＰＵは
指示信号を送出する時はマイクロプロセッサー３は信号
を送出するＣＰＵ（例えばＣＰＵｌｌ）に対応した指示
信号送出回路４１のＩノ０アドレスＡ１を指定して出力
命令を発出する。マルチプロセッサ−システムでは全Ｃ
ＰＵｌｌ〜１ｎにマスターコンソール２から一斉指示信
号を同時に送出することがある。指示信号送出回路４１
〜４ｎがそれぞれ異なる１１０アドレスを持つていると
、４連ＰＵに一斉に指示信号を送出する場合には出力命
令をｎ回送出することになり同時性が失なわれる。本発
明によると、全ＣＰＵに一斉．に指示信号を送出する場
合は前以て１１０アドレス変更制御回路５にマイクロプ
ロセッサー３から指示を出す。その後指示信号送出回路
４１〜４ｎの１１０アドレスＡ１〜Ａｎが同一アドレス
Ｂとなり、マイクロプロセッサー３から出された１回の
出力．゛命令により全ＣＰＵに一斉に指示信号を送出で
きる。次に第２図を参照して１１０アドレスの変更方法
の一例の詳細について説明する。
ロプロセッサー３のバスに接続されＣＰＵｌｌ〜１ｎに
マスターコンソール２からの指示を送出する指示信号送
出回路（ＩＯＰｌ〜ｎ）４１〜４ｎと、マイクロプロセ
ッサー３のバスに接続され指示信号送出回路４１〜４ｎ
（７）１１０アドレスの変更制御を行なう１１０アドレ
ス変更制御回路（ＩＯＡＣ）５とを含み構成される。指
示信号送出回路４１〜４ｎ（７）１１０アドレスをＡ１
〜Ｍとする。マスターコンソール２から個々のＣＰＵは
指示信号を送出する時はマイクロプロセッサー３は信号
を送出するＣＰＵ（例えばＣＰＵｌｌ）に対応した指示
信号送出回路４１のＩノ０アドレスＡ１を指定して出力
命令を発出する。マルチプロセッサ−システムでは全Ｃ
ＰＵｌｌ〜１ｎにマスターコンソール２から一斉指示信
号を同時に送出することがある。指示信号送出回路４１
〜４ｎがそれぞれ異なる１１０アドレスを持つていると
、４連ＰＵに一斉に指示信号を送出する場合には出力命
令をｎ回送出することになり同時性が失なわれる。本発
明によると、全ＣＰＵに一斉．に指示信号を送出する場
合は前以て１１０アドレス変更制御回路５にマイクロプ
ロセッサー３から指示を出す。その後指示信号送出回路
４１〜４ｎの１１０アドレスＡ１〜Ａｎが同一アドレス
Ｂとなり、マイクロプロセッサー３から出された１回の
出力．゛命令により全ＣＰＵに一斉に指示信号を送出で
きる。次に第２図を参照して１１０アドレスの変更方法
の一例の詳細について説明する。
１１０アドレス変更制御回路５は、マイクロプロセッサ
ー３にテー・タバス６及びアドレスバス７を介して接続
される１１０アドレス変更指示回路（ＩＯＡＩ）８と、
その指示により指示信号送出回路４１〜４ｎ個有の１１
０アドレスＡ１〜Ｍを格納している１１０アドレスレジ
スタＩＯＡＲｌ〜Ｎ９ｌ〜９ｎの出力と変更１１０アド
レスＢを格納している変更１１０アドレス格納レジスタ
ＩＯＣＲｌＯの出力とを選択する１１０アドレス選択回
路ＳＥＬｌ〜Ｎｌｌｌ〜１１ｎと、マイクロプロセッサ
ー３からの制御信号線１２によりイネーブルされ選択回
路１１１〜１１ｎの出力とマイクロプロセッサー３のア
ドレスバス７の情報を比較して一致した時に各指示信号
送出回路４１〜４ｎへイネーブル信号を送出する１１０
アドレス比較回路ＭＡＴｌ〜Ｎｌ３ｌ〜１３ｎにより構
成される。
ー３にテー・タバス６及びアドレスバス７を介して接続
される１１０アドレス変更指示回路（ＩＯＡＩ）８と、
その指示により指示信号送出回路４１〜４ｎ個有の１１
０アドレスＡ１〜Ｍを格納している１１０アドレスレジ
スタＩＯＡＲｌ〜Ｎ９ｌ〜９ｎの出力と変更１１０アド
レスＢを格納している変更１１０アドレス格納レジスタ
ＩＯＣＲｌＯの出力とを選択する１１０アドレス選択回
路ＳＥＬｌ〜Ｎｌｌｌ〜１１ｎと、マイクロプロセッサ
ー３からの制御信号線１２によりイネーブルされ選択回
路１１１〜１１ｎの出力とマイクロプロセッサー３のア
ドレスバス７の情報を比較して一致した時に各指示信号
送出回路４１〜４ｎへイネーブル信号を送出する１１０
アドレス比較回路ＭＡＴｌ〜Ｎｌ３ｌ〜１３ｎにより構
成される。
複数のＣＰＯに一斉指示信号を送出時には、先ずマイク
ロプロセッサー３から１１０アドレス変更指示回路８に
出力命令により変更指示を出す。変更指示回路８からの
出力される制御信号に７より１１０アドレス選択回路１
１１〜１１ｎの出力として変更１１０アドレス格納レジ
スタ１０の出力Ｂを選択する。この後マイクロプロセッ
サー３から１１０アドレスとしてＢを指定して出力命令
を１回発出すると、各指示信号送出回路４１〜４ｎがノ
イネーブルされてそれぞれに対応するＣＰＵへ指示信号
が一斉に送出される。更に第３図に本発明の他の実施例
を示す。
ロプロセッサー３から１１０アドレス変更指示回路８に
出力命令により変更指示を出す。変更指示回路８からの
出力される制御信号に７より１１０アドレス選択回路１
１１〜１１ｎの出力として変更１１０アドレス格納レジ
スタ１０の出力Ｂを選択する。この後マイクロプロセッ
サー３から１１０アドレスとしてＢを指定して出力命令
を１回発出すると、各指示信号送出回路４１〜４ｎがノ
イネーブルされてそれぞれに対応するＣＰＵへ指示信号
が一斉に送出される。更に第３図に本発明の他の実施例
を示す。
基本的構成は第１図と変わらないがマルチプロセッサ−
システムが二重化されたＣＰＵ．．ＣＰＵｌＯとＣＰＵ
ｌｌから構成される点及びＩノ０アドレス変更制御回路
５に各ＣＰＵのステータス信号を制御情報として取込ん
でいる点が異なる。本実施例ではＣＰＵｌＯ，ｌｌ〜Ｎ
Ｏ，ｎｌのステータス（例えば同期モード／非同期モー
ド、アクト系として動作中／スタンバイ系として動作中
、ラン中／ストップ中等）を１１０アドレス変更制御回
路５に与えることにより、同一ステータスにあるＣＰＵ
への一斉指示信号を送出することが可能である。即ち、
マイクロプロセッサー３から前以て１１０アドレス変更
制御回路５への１１０アドレス変更指示を出力命令とし
て発出する時に変更制御情報として、あるステータス（
例えばストップ中）のＣＰＵに対応する指示信号送出回
路の１１０アドレスのみの変更指示を出す。その後指示
信号送出回路へ出す出力命令により同一ステータス（ス
トップ中）のＣＰＵに対してのみ一斉に同一指示信号の
送出が可能となる。本発明は以上説明したように、複数
の指示信号送出回路の１１０アドレスを必要な時に同−
１１０アドレスに変更することにより、各ＣＰＵへー斉
に同一信号が一度の出力命令により送出できる効果があ
る。
システムが二重化されたＣＰＵ．．ＣＰＵｌＯとＣＰＵ
ｌｌから構成される点及びＩノ０アドレス変更制御回路
５に各ＣＰＵのステータス信号を制御情報として取込ん
でいる点が異なる。本実施例ではＣＰＵｌＯ，ｌｌ〜Ｎ
Ｏ，ｎｌのステータス（例えば同期モード／非同期モー
ド、アクト系として動作中／スタンバイ系として動作中
、ラン中／ストップ中等）を１１０アドレス変更制御回
路５に与えることにより、同一ステータスにあるＣＰＵ
への一斉指示信号を送出することが可能である。即ち、
マイクロプロセッサー３から前以て１１０アドレス変更
制御回路５への１１０アドレス変更指示を出力命令とし
て発出する時に変更制御情報として、あるステータス（
例えばストップ中）のＣＰＵに対応する指示信号送出回
路の１１０アドレスのみの変更指示を出す。その後指示
信号送出回路へ出す出力命令により同一ステータス（ス
トップ中）のＣＰＵに対してのみ一斉に同一指示信号の
送出が可能となる。本発明は以上説明したように、複数
の指示信号送出回路の１１０アドレスを必要な時に同−
１１０アドレスに変更することにより、各ＣＰＵへー斉
に同一信号が一度の出力命令により送出できる効果があ
る。
第１図は本発明の一実施例を示す構成図、第２図は本発
明の詳細な説明構成図、第３図は本発明の他の実施例を
示す構成図てある。 １１〜１ｎ・・・・・・中央処理装置（ＣＰＵ）、２・
・・マスターコンソール（ＭＣＳＬ）、３・・・・・・
マイクロプロセッサー（μＰ）、４１〜４ｎ，４１０〜
４ｎ１・・・・・・指示信号送出回路（ＩＯＰ）、５・
・・・・・１１０アドレス変更制御回路（ＩＯＡＣ）、
６・・・・・・データバス、７・・・・・アドレスバス
、８・・・・・・１１０アドレス変更指示回路（ＩＯＡ
Ｉ）、９１〜９ｎ・・・・・・１１０アドレスレジスタ
（ＩＯＡＲ）、１０・・・・・変更１１０アドレス格納
レジスタ（ＩＯＣＲ）、１１１〜１１ｎ・・・・・１１
０アドレス選択回路（ＳＥＬ）、１２・・・・・制御信
号線、１３１〜１３ｎ・・・・・・１１０アドレス比較
回路（ＭＡＴ）。
明の詳細な説明構成図、第３図は本発明の他の実施例を
示す構成図てある。 １１〜１ｎ・・・・・・中央処理装置（ＣＰＵ）、２・
・・マスターコンソール（ＭＣＳＬ）、３・・・・・・
マイクロプロセッサー（μＰ）、４１〜４ｎ，４１０〜
４ｎ１・・・・・・指示信号送出回路（ＩＯＰ）、５・
・・・・・１１０アドレス変更制御回路（ＩＯＡＣ）、
６・・・・・・データバス、７・・・・・アドレスバス
、８・・・・・・１１０アドレス変更指示回路（ＩＯＡ
Ｉ）、９１〜９ｎ・・・・・・１１０アドレスレジスタ
（ＩＯＡＲ）、１０・・・・・変更１１０アドレス格納
レジスタ（ＩＯＣＲ）、１１１〜１１ｎ・・・・・１１
０アドレス選択回路（ＳＥＬ）、１２・・・・・制御信
号線、１３１〜１３ｎ・・・・・・１１０アドレス比較
回路（ＭＡＴ）。
Claims (1)
- １ 複数の中央処理装置から成るマルチプロセッサーシ
ステムに於て、マイクロプロセッサーと、該マイクロプ
ロセッサーのバスにＩ／Ｏポートとしてバスに接続され
前記各中央処理装置に対応する複数の指示信号送出回路
と、該マイクロプロセッサーバスにＩ／Ｏポートとして
接続されその出力信号を上記複数の指示信号送出回路へ
供給するＩ／Ｏアドレス変更制御回路とを有し、該マイ
クロプロセッサーから前記Ｉ／Ｏアドレス変換制御回路
へ書き込んだ制御信号に応じて、複数個の上記指示信号
送出回路のＩ／Ｏアドレスを同一の値とすることにより
、複数の前記中央処理装置へ同時に同一指示信号を送出
することを特徴とする一斉指示信号送出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1123081A JPS6049951B2 (ja) | 1981-01-28 | 1981-01-28 | 一斉指示信号送出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1123081A JPS6049951B2 (ja) | 1981-01-28 | 1981-01-28 | 一斉指示信号送出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57125427A JPS57125427A (en) | 1982-08-04 |
| JPS6049951B2 true JPS6049951B2 (ja) | 1985-11-06 |
Family
ID=11772136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1123081A Expired JPS6049951B2 (ja) | 1981-01-28 | 1981-01-28 | 一斉指示信号送出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6049951B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58123148A (ja) * | 1982-01-18 | 1983-07-22 | Hitachi Ltd | デ−タ伝送システム |
| JPS59135524A (ja) * | 1983-01-24 | 1984-08-03 | Fujitsu Ltd | 初期プログラムロ−ド方式 |
| JPS6182262A (ja) * | 1984-09-29 | 1986-04-25 | Pioneer Electronic Corp | コンピユ−タ周辺装置 |
| WO2010073408A1 (ja) * | 2008-12-26 | 2010-07-01 | Ｎｅｃディスプレイソリューションズ株式会社 | 電子機器、電子機器制御システム、および電子機器制御方法 |
-
1981
- 1981-01-28 JP JP1123081A patent/JPS6049951B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57125427A (en) | 1982-08-04 |
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