JPS6349818B2 - - Google Patents
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- Publication number
- JPS6349818B2 JPS6349818B2 JP57228631A JP22863182A JPS6349818B2 JP S6349818 B2 JPS6349818 B2 JP S6349818B2 JP 57228631 A JP57228631 A JP 57228631A JP 22863182 A JP22863182 A JP 22863182A JP S6349818 B2 JPS6349818 B2 JP S6349818B2
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- JP
- Japan
- Prior art keywords
- data processing
- program
- processing devices
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- bus
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- Expired
Links
- 230000015654 memory Effects 0.000 claims description 20
- 230000006870 function Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 claims 2
- 238000011068 loading method Methods 0.000 description 6
- 101100492787 Caenorhabditis elegans mai-1 gene Proteins 0.000 description 3
- 238000003672 processing method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
Description
【発明の詳細な説明】
(イ) 発明の技術分野
本発明は、プログラム・ローデイング処理方式
に関し、特に、サービスプロセツサ等の外部処理
装置から複数のデータ処理装置へ同一プログラム
がローデイングされる場合の効率的なプログラ
ム・ローデイング処理方式に関する。
に関し、特に、サービスプロセツサ等の外部処理
装置から複数のデータ処理装置へ同一プログラム
がローデイングされる場合の効率的なプログラ
ム・ローデイング処理方式に関する。
(ロ) 従来技術と問題点
同一プログラムが内蔵される複数のデータ処理
装置が共通バスに接続されるとともに、この共通
バスにサービスプロセツサ等の外部処理装置が接
続され、当該外部処理装置から複数のデータ処理
装置にプログラム・ローデイングを行なうよう構
成されたデータ処理システムがある。例えば、あ
る種の通信制御処理装置においては、複数の通信
回線の処理を複数の処理装置に分担して処理する
よう構成されており、そのため各処理装置は同一
プログラムを内蔵するようにされている。
装置が共通バスに接続されるとともに、この共通
バスにサービスプロセツサ等の外部処理装置が接
続され、当該外部処理装置から複数のデータ処理
装置にプログラム・ローデイングを行なうよう構
成されたデータ処理システムがある。例えば、あ
る種の通信制御処理装置においては、複数の通信
回線の処理を複数の処理装置に分担して処理する
よう構成されており、そのため各処理装置は同一
プログラムを内蔵するようにされている。
このようなシステムにおいて、例えばIPL時に
複数のデータ処理装置にプログラム・ローデイン
グ処理を行なう場合、従来は、サービスプロセツ
サ等の外部処理装置から受信したデータ（プログ
ラム）を順次、各データ処理装置に分配してゆく
方式が採用されており、このため、プログラム・
ローデイングされるべきデータ処理装置の数が多
いときはシステムの立上げに多大な時間を要する
という問題点があつた。
複数のデータ処理装置にプログラム・ローデイン
グ処理を行なう場合、従来は、サービスプロセツ
サ等の外部処理装置から受信したデータ（プログ
ラム）を順次、各データ処理装置に分配してゆく
方式が採用されており、このため、プログラム・
ローデイングされるべきデータ処理装置の数が多
いときはシステムの立上げに多大な時間を要する
という問題点があつた。
(ハ) 発明の目的
本発明の目的は、サービスプロセツサ（SVP）
等の外部処理装置より、プログラムをローデイン
グする際、複数の同一回路で使用する同一プログ
ラムのロードに要する時間を短縮可能にしたプロ
グラム・ローデイング方式を提供するにある。
等の外部処理装置より、プログラムをローデイン
グする際、複数の同一回路で使用する同一プログ
ラムのロードに要する時間を短縮可能にしたプロ
グラム・ローデイング方式を提供するにある。
(ニ) 発明の構成
上記目的を達成するために本発明はプログラム
格納用メモリを有し同一プログラムが内蔵される
複数のデータ処理装置と、該複数のデータ処理装
置を相互に接続する共通バスと、上記複数のデー
タ処理装置に対して上記共通バスを介してプログ
ラム・ローデイングを行なう機能を有する外部処
理装置とがもうけられたデータ処理システムにお
いて、上記外部処理装置の制御のもとに上記複数
のデータ処理装置を個別に指定する装置識別信号
を発生する装置指定回路手段をもうけるととも
に、上記各データ処理装置に、上記共通バス内の
アドレスバス上のアドレス信号が上記プログラム
格納用メモリのアドレスであるか否かを判定する
手段と、該判定手段の出力と上記装置識別信号と
にもとづいて上記プログラム格納用メモリを書込
可能状態に制御する手段とをそなえ、上記装置指
定回路手段から複数のデータ処理装置に対して同
時に装置識別信号を発生することにより上記共通
バスを介して上記複数のデータ処理装置内のプロ
グラム格納用メモリに同一プログラムを同時にロ
ーデイングせしめるよう構成したことを特徴とす
る。
格納用メモリを有し同一プログラムが内蔵される
複数のデータ処理装置と、該複数のデータ処理装
置を相互に接続する共通バスと、上記複数のデー
タ処理装置に対して上記共通バスを介してプログ
ラム・ローデイングを行なう機能を有する外部処
理装置とがもうけられたデータ処理システムにお
いて、上記外部処理装置の制御のもとに上記複数
のデータ処理装置を個別に指定する装置識別信号
を発生する装置指定回路手段をもうけるととも
に、上記各データ処理装置に、上記共通バス内の
アドレスバス上のアドレス信号が上記プログラム
格納用メモリのアドレスであるか否かを判定する
手段と、該判定手段の出力と上記装置識別信号と
にもとづいて上記プログラム格納用メモリを書込
可能状態に制御する手段とをそなえ、上記装置指
定回路手段から複数のデータ処理装置に対して同
時に装置識別信号を発生することにより上記共通
バスを介して上記複数のデータ処理装置内のプロ
グラム格納用メモリに同一プログラムを同時にロ
ーデイングせしめるよう構成したことを特徴とす
る。
(ホ) 発明の実施例
第１図は本発明による実施例のデータ処理シス
テムの構成例である。
テムの構成例である。
第１図において、A1〜An，Ｂ等は各々プロセ
ツサPA1〜PAn，PBを持ち、メモリMA1〜
MAn，MBに格納されるプログラムに基き、
各々非同期に動作し、周辺装置あるいはホスト
（HOST）等に対する制御を行うデータ処理装置
であるが、この制御のため各装置は各々レジスタ
回路RA1〜RAn，RB等を持ち、これらは各装置
A1〜An，Ｂ等間において共通内部バス（アドレ
ス・データバス、コントロールバス）を経由し、
交信制御される。
ツサPA1〜PAn，PBを持ち、メモリMA1〜
MAn，MBに格納されるプログラムに基き、
各々非同期に動作し、周辺装置あるいはホスト
（HOST）等に対する制御を行うデータ処理装置
であるが、この制御のため各装置は各々レジスタ
回路RA1〜RAn，RB等を持ち、これらは各装置
A1〜An，Ｂ等間において共通内部バス（アドレ
ス・データバス、コントロールバス）を経由し、
交信制御される。
MA1〜MAn，MBのメモリアドレスは通常動
作時においては各装置A1〜An，Ｂの内部制御回
路より制御され、共通内部バスとは独立して、使
用されるが、ローデイング時においては、サービ
スプロセツサ（SVP）からの制御がコントロー
ルバスを通して有効となる。
作時においては各装置A1〜An，Ｂの内部制御回
路より制御され、共通内部バスとは独立して、使
用されるが、ローデイング時においては、サービ
スプロセツサ（SVP）からの制御がコントロー
ルバスを通して有効となる。
また、各装置のRA1〜RAn，RBのアドレス割
付け、MA1〜AMn，MBのアドレス割付け及び
装置の種類を考慮し、共通内部バスのアドレスバ
スを構成する。
付け、MA1〜AMn，MBのアドレス割付け及び
装置の種類を考慮し、共通内部バスのアドレスバ
スを構成する。
上記の様なデータ処理システムにおいて、
SVPより各装置のプログラム格納回路であるメ
モリMA1〜MAnにプログラムをローデイングす
る際、SVPバス通り中継装置Ｃを経由してデー
タをローデイングする。
SVPより各装置のプログラム格納回路であるメ
モリMA1〜MAnにプログラムをローデイングす
る際、SVPバス通り中継装置Ｃを経由してデー
タをローデイングする。
このローデイング時において、アドレス、デー
タ、コントロール（ロード指示）の指示と同様
に、中継装置Ｃから各装置を指示する信号a1〜ao
を同時にオンとすることにより、後述する第２図
に示す様な回路手段によつてMA1〜MAoに同時
にプログラムをローデイングすることを可能とす
る。
タ、コントロール（ロード指示）の指示と同様
に、中継装置Ｃから各装置を指示する信号a1〜ao
を同時にオンとすることにより、後述する第２図
に示す様な回路手段によつてMA1〜MAoに同時
にプログラムをローデイングすることを可能とす
る。
第２図は、実施例におけるデータ処理装置A1
〜Anの本発明に関係する部分の要部ブロツク図
である。
〜Anの本発明に関係する部分の要部ブロツク図
である。
第２図において、１はメモリMAi、２は比較
回路、３はアンド（AND）回路、４はオア
（OR）回路、５はアドレスバスからのアドレス
信号線、６はデータバスからの書込みデータ信号
線、７は内部の制御回路からのアドレス信号線、
８は内部の制御回路からのメモリ制御信号線、９
は内部の制御回路への読出しデータ信号線であ
る。
回路、３はアンド（AND）回路、４はオア
（OR）回路、５はアドレスバスからのアドレス
信号線、６はデータバスからの書込みデータ信号
線、７は内部の制御回路からのアドレス信号線、
８は内部の制御回路からのメモリ制御信号線、９
は内部の制御回路への読出しデータ信号線であ
る。
第２図の動作は以下の通りである。
アドレスバス上のアドレス信号は、第１図図示
のメモリMA1〜MAn，MB、レジスタ回路RA1
〜RAn，RB等を指定するために使用されるが、
このアドレス信号のうち当該データ処理装置のメ
モリMAi１を指定するアドレス信号がアドレス
信号線５上に到来しているか否かが比較回路２に
よつて判定される。そして、比較回路２によつて
メモリMAi１のアドレスであることが検出され、
かつ当該データ処理装置を指定する信号aiが到来
しているとき、アンド回路３の出力はオンとな
り、オア回路４を介してメモリMAi１に書込み
制御信号を送出する。これにより、メモリMAi
においては、アドレス信号線５にて指示されるア
ドレス位置に、書込みデータ信号線６上のデータ
（プログラム）が書込まれる。このとき、装置指
定信号aiは第１図図示a1〜anのすべてが同時にオ
ンとされているので、各データ処理装置A1〜An
のメモリMA1〜MAnの同一アドレスにおいて同
時に書込み動作が行なわれる。
のメモリMA1〜MAn，MB、レジスタ回路RA1
〜RAn，RB等を指定するために使用されるが、
このアドレス信号のうち当該データ処理装置のメ
モリMAi１を指定するアドレス信号がアドレス
信号線５上に到来しているか否かが比較回路２に
よつて判定される。そして、比較回路２によつて
メモリMAi１のアドレスであることが検出され、
かつ当該データ処理装置を指定する信号aiが到来
しているとき、アンド回路３の出力はオンとな
り、オア回路４を介してメモリMAi１に書込み
制御信号を送出する。これにより、メモリMAi
においては、アドレス信号線５にて指示されるア
ドレス位置に、書込みデータ信号線６上のデータ
（プログラム）が書込まれる。このとき、装置指
定信号aiは第１図図示a1〜anのすべてが同時にオ
ンとされているので、各データ処理装置A1〜An
のメモリMA1〜MAnの同一アドレスにおいて同
時に書込み動作が行なわれる。
第１図図示SVPからは順次、アドレスおよび
データ（プログラム）が送出されてくるので、各
データ処理装置において同時にプログラム・ロー
デイング処理が実行されることになる。
データ（プログラム）が送出されてくるので、各
データ処理装置において同時にプログラム・ロー
デイング処理が実行されることになる。
なお、第１図図示データ処理装置Ｂが複数に渡
る場合は、データ処理装置A1〜Anにローデイン
グする場合と同様に装置指定信号線をもうけて同
時制御することが可能であるが、実施例の如く、
単一回路である場合はアドレスバス構成であらか
じめ考慮されているため、a1〜anに相当する信
号は不要である。
る場合は、データ処理装置A1〜Anにローデイン
グする場合と同様に装置指定信号線をもうけて同
時制御することが可能であるが、実施例の如く、
単一回路である場合はアドレスバス構成であらか
じめ考慮されているため、a1〜anに相当する信
号は不要である。
(ヘ) 発明の効果
以上説明したように本発明によれば、同一プロ
グラムで制御される同一データ処理装置がｎ個存
在する場合、プログラムをローデイングする時間
を１／ｎに短縮可能であり、システムの性能を向
上させることができる。
グラムで制御される同一データ処理装置がｎ個存
在する場合、プログラムをローデイングする時間
を１／ｎに短縮可能であり、システムの性能を向
上させることができる。
第１図は本発明による実施例のデータ処理シス
テムの構成例、第２図は実施例におけるデータ処
理装置A1〜Anの要部ブロツク図である。 図中、A1〜An，Ｂはデータ処理装置、PA1〜
PAn，PBはプロセツサ、MA1〜MAn，MBはメ
モリ、RA1〜RAn，RBはレジスタ回路、Ｃは中
継装置、SVPはサービスプロセツサ、a1〜anは
装置指示信号線である。
テムの構成例、第２図は実施例におけるデータ処
理装置A1〜Anの要部ブロツク図である。 図中、A1〜An，Ｂはデータ処理装置、PA1〜
PAn，PBはプロセツサ、MA1〜MAn，MBはメ
モリ、RA1〜RAn，RBはレジスタ回路、Ｃは中
継装置、SVPはサービスプロセツサ、a1〜anは
装置指示信号線である。
Claims (1)
- １ プログラム格納用メモリを有し同一プログラ
ムが内蔵される複数のデータ処理装置と、該複数
のデータ処理装置を相互に接続する共通バスと、
上記複数のデータ処理装置に対して上記共通バス
を介してプログラム・ローデイングを行なう機能
を有する外部処理装置とがもうけられたデータ処
理システムにおいて、上記外部処理装置の制御の
もとに上記複数のデータ処理装置を個別に指定す
る装置識別信号を発生する装置指定回路手段をも
うけるとともに、上記各データ処理装置に、上記
共通バス内のアドレスバス上のアドレス信号が上
記プログラム格納用メモリのアドレスであるか否
かを判定する手段と、該判定手段の出力と上記装
置識別信号とにもとづいて上記プログラム格納用
メモリを書込可能状態に制御する手段とをそな
え、上記装置指定回路手段から複数のデータ処理
装置に対して同時に装置識別信号を発生すること
により上記共通バスを介して上記複数のデータ処
理装置内のプログラム格納用メモリに同一プログ
ラムを同時にローデイングせしめるよう構成した
ことを特徴とするプログラム・ローデイング処理
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22863182A JPS59127153A (ja) | 1982-12-28 | 1982-12-28 | プログラム・ロ−デイング処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22863182A JPS59127153A (ja) | 1982-12-28 | 1982-12-28 | プログラム・ロ−デイング処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59127153A JPS59127153A (ja) | 1984-07-21 |
| JPS6349818B2 true JPS6349818B2 (ja) | 1988-10-05 |
Family
ID=16879363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22863182A Granted JPS59127153A (ja) | 1982-12-28 | 1982-12-28 | プログラム・ロ−デイング処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728733Y2 (ja) * | 1990-01-10 | 1995-06-28 | セイコー電子部品株式会社 | 表面実装型圧電振動子の容器 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61163460A (ja) * | 1985-01-16 | 1986-07-24 | Hitachi Ltd | マルチプロセツサシステムのデ−タ転送方式 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53144605A (en) * | 1977-05-23 | 1978-12-16 | Nec Corp | Electronic decentralized control switching system |
| JPS5730012A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Program loading system |
-
1982
- 1982-12-28 JP JP22863182A patent/JPS59127153A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53144605A (en) * | 1977-05-23 | 1978-12-16 | Nec Corp | Electronic decentralized control switching system |
| JPS5730012A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Program loading system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728733Y2 (ja) * | 1990-01-10 | 1995-06-28 | セイコー電子部品株式会社 | 表面実装型圧電振動子の容器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59127153A (ja) | 1984-07-21 |
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