JPS59127153A - プログラム・ロ−デイング処理方式 - Google Patents
プログラム・ロ−デイング処理方式Info
- Publication number
- JPS59127153A JPS59127153A JP22863182A JP22863182A JPS59127153A JP S59127153 A JPS59127153 A JP S59127153A JP 22863182 A JP22863182 A JP 22863182A JP 22863182 A JP22863182 A JP 22863182A JP S59127153 A JPS59127153 A JP S59127153A
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- JP
- Japan
- Prior art keywords
- data processing
- address
- program
- memory
- processing devices
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/445—Program loading or initiating
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）発明の技術分野
本発明は、プログラム・ローディング処理方式に関し、
特に、サービスプロセッサ等の外部処理装置から検数の
データ処理装置へ同一プログラムがローディングされる
場合の効率的なプログラム・ローディング処理方式に関
する。
特に、サービスプロセッサ等の外部処理装置から検数の
データ処理装置へ同一プログラムがローディングされる
場合の効率的なプログラム・ローディング処理方式に関
する。
（ロ）従来技術と問題点
同一プログラムが内蔵される複数のデータ処理装置が共
通パスに接続されるとともに、この共通パスにサービス
プロセッサ等の外部処理装置が接続され、当該外部処理
装置から検数のデータ処理装置にプログラム・ローディ
ングを行なうよう構成されたデータ処理システムがある
。例えば、ある種の通信制御処理装置においては、複数
の通信回線の処理を複数の処理装置が分担して処理する
よう構成されており、そのため各処理装置は同一プログ
ラムを内蔵するようにされている。
通パスに接続されるとともに、この共通パスにサービス
プロセッサ等の外部処理装置が接続され、当該外部処理
装置から検数のデータ処理装置にプログラム・ローディ
ングを行なうよう構成されたデータ処理システムがある
。例えば、ある種の通信制御処理装置においては、複数
の通信回線の処理を複数の処理装置が分担して処理する
よう構成されており、そのため各処理装置は同一プログ
ラムを内蔵するようにされている。
このようなシステムにおいて、例えばＩＰＬ時に複数の
データ処理装置にプログラム・ローディング処理を行な
う場合、従来は、サービスプロセッサ等の外部処理装置
から受信したデータ（プログラム）を順次、各データ処
理装置に分配してゆく方式が採用されておシ、このため
、プログラム・ローディングされるべきデータ処理装置
の数が多いときはシステムの立上げに多大な時間を要す
るという問題点があった。
データ処理装置にプログラム・ローディング処理を行な
う場合、従来は、サービスプロセッサ等の外部処理装置
から受信したデータ（プログラム）を順次、各データ処
理装置に分配してゆく方式が採用されておシ、このため
、プログラム・ローディングされるべきデータ処理装置
の数が多いときはシステムの立上げに多大な時間を要す
るという問題点があった。
（ハ）発明の目的
本発明の目的は、サービスプロセッサ（ｓｖｐ）等の外
部処理装置より、プログラムをローディングする際、複
数の同一回路で使用する同一プログラムのロードに要す
る時間を短縮可能にしたプログラム・ローディング方式
を提供するにある。
部処理装置より、プログラムをローディングする際、複
数の同一回路で使用する同一プログラムのロードに要す
る時間を短縮可能にしたプログラム・ローディング方式
を提供するにある。
に）発明の構成
上記目的を達成するために本発明はプログラム格納用メ
モリを有し同一プログラムが内蔵される複数のデータ処
理装置と、該複数のデータ処理装置を相互に接続する共
通バスと、上記複数のデータ処理装置に対して上記共通
バスを介してプログラム・ローディングを行なう機能を
有する外部処理装置とがもうけられたデータ処理システ
ムにおいて、上記外部処理装置の制御のもとに上記複数
のデータ処理装置を個別に指定する装置職別信号を発生
する装置指定回路手段をもうけるとともに、上記各デー
タ処理装置に、上記共通バス内のアドレスバス上のアド
レス信号が上記プログラム格納用メモリのアドレスであ
るか否かを判定する手段と、該判定手段の出力と上記装
置識別信号とにもとづいて上記プログラム格納用メモリ
を書込可能状態に制御する手段とをそなえ、上記装置指
定回路手段から転数のデータ処理装置に対して同時に装
置識別信号を発生することによシ上記共通バスを介して
上記複数のデータ処理装置内のプログラム格納用メモリ
に同一プログラムを同時にローディングせしめるよう構
成したことを特徴とする。
モリを有し同一プログラムが内蔵される複数のデータ処
理装置と、該複数のデータ処理装置を相互に接続する共
通バスと、上記複数のデータ処理装置に対して上記共通
バスを介してプログラム・ローディングを行なう機能を
有する外部処理装置とがもうけられたデータ処理システ
ムにおいて、上記外部処理装置の制御のもとに上記複数
のデータ処理装置を個別に指定する装置職別信号を発生
する装置指定回路手段をもうけるとともに、上記各デー
タ処理装置に、上記共通バス内のアドレスバス上のアド
レス信号が上記プログラム格納用メモリのアドレスであ
るか否かを判定する手段と、該判定手段の出力と上記装
置識別信号とにもとづいて上記プログラム格納用メモリ
を書込可能状態に制御する手段とをそなえ、上記装置指
定回路手段から転数のデータ処理装置に対して同時に装
置識別信号を発生することによシ上記共通バスを介して
上記複数のデータ処理装置内のプログラム格納用メモリ
に同一プログラムを同時にローディングせしめるよう構
成したことを特徴とする。
３−
（ホ）発明の実施例
第１図は本発明による実施例のデータ処理システムの構
成例である。
成例である。
第１図において、Ａｌ〜Ａｎ、Ｂ等は各々プロセッサｐ
Ａ１〜ＰＡｎ、ＰＢを持ち、メモリＭＡ、−ＭＡｎ。
Ａ１〜ＰＡｎ、ＰＢを持ち、メモリＭＡ、−ＭＡｎ。
ＭＢに格納されるプログラムに基き、各々非同期に動作
し、周辺装置あるいはホス） （ＨＯ８Ｔ）等に対する
制御を行うデータ処理装置であるが、この制御のため各
装置は各々レジスタ回路ＲＡ、〜ＲＡｎ 。
し、周辺装置あるいはホス） （ＨＯ８Ｔ）等に対する
制御を行うデータ処理装置であるが、この制御のため各
装置は各々レジスタ回路ＲＡ、〜ＲＡｎ 。
ＲＢ等を持ち、これらは各装置Ａ、〜Ａｎ、Ｂ等間にお
いて共通内部バス（アドレス、データバス。
いて共通内部バス（アドレス、データバス。
コントロールバス）を経由し、交信制御される。
ＭＡ、〜ＭＡｎ、ＭＢのメモリアドレスは通常動作時に
おいては各装置Ａ、〜Ａｎ、Ｈの内部制御回路よシ制呻
され、共通内部パスとは独立して、使用されるが、ロー
ディング時においては、サービスプロセッサ（ｓｖｐ）
からの制御がコントロールバスを通して有効となる。
おいては各装置Ａ、〜Ａｎ、Ｈの内部制御回路よシ制呻
され、共通内部パスとは独立して、使用されるが、ロー
ディング時においては、サービスプロセッサ（ｓｖｐ）
からの制御がコントロールバスを通して有効となる。
オた、各装置のＲＡ、〜ＲＡｎ、ＲＢのアドレス割付け
、ＭＡ、〜ＭＡｎ、ＭＢのアドレス割付は及び装４− 置の稍類を考慮し、共通内部パスのアドレスバス ゛
を構成する。
、ＭＡ、〜ＭＡｎ、ＭＢのアドレス割付は及び装４− 置の稍類を考慮し、共通内部パスのアドレスバス ゛
を構成する。
上記の様なデータ処理システムにおいて、ｓｖｐよジ各
装置のプログラム格納回路であるメモリＭＡ。
装置のプログラム格納回路であるメモリＭＡ。
〜ＭＡｎにプログラムをローディングする際、ＳＶ′Ｐ
パス辿シ中継装置Ｃを経由してデータをローディングす
る。
パス辿シ中継装置Ｃを経由してデータをローディングす
る。
このローディング時において、アドレス、テータ、コン
トロール（ロード指示）の指示と同様に、中継装置Ｃか
ら各装置を指示する信号ａ＋％ａＴ１を同時にオンとす
ることにより、後述する第２図に示す様々回路手段によ
ってＭＡ、〜ＭＡｎに同時にプログラムをローディング
することを可能とする。
トロール（ロード指示）の指示と同様に、中継装置Ｃか
ら各装置を指示する信号ａ＋％ａＴ１を同時にオンとす
ることにより、後述する第２図に示す様々回路手段によ
ってＭＡ、〜ＭＡｎに同時にプログラムをローディング
することを可能とする。
第２図は、実施例におけるデータ処理装置Ａ、〜Ａｎの
本発明に関係する部分の要部ブロック図である。
本発明に関係する部分の要部ブロック図である。
第２図において、１はメモ！ＪＭＡｉ、２は比較回路、
３はアンド（ＡＮＤ）回路、４けオア（ＯＲ）回路、５
はアドレスバスからのアドレス信号線、６はデーミノく
スーＡユ乙の肌、λ入ギー々〃芸漁 ７Ｉ汁カ部の制御
回路からのアドレス信号線、８は内部の制御回路からの
メモリ制御信号線、９は内部の制御回路への読出しデー
タ信号線である。
３はアンド（ＡＮＤ）回路、４けオア（ＯＲ）回路、５
はアドレスバスからのアドレス信号線、６はデーミノく
スーＡユ乙の肌、λ入ギー々〃芸漁 ７Ｉ汁カ部の制御
回路からのアドレス信号線、８は内部の制御回路からの
メモリ制御信号線、９は内部の制御回路への読出しデー
タ信号線である。
第２図の動作は以下の通りである。
アドレスバス上のアドレス信号は、第１図図示のメモリ
ＭＡＩ 〜ＭＡ ｎ 、 Ｍ Ｂ 、レジスタ回路ＲＡ
Ｉ〜ＲＡｎ。
ＭＡＩ 〜ＭＡ ｎ 、 Ｍ Ｂ 、レジスタ回路ＲＡ
Ｉ〜ＲＡｎ。
ＲＢ等を指定するために使用されるが、このアドレス信
号のうち当該データ処理装置のメモリＭＡｉ１を指定す
るアドレス信号がアドレス信号線５上に到来しているか
否かが比較回路２によって判定される。そして、比較回
路２によってメモリＭＡｉ１のアドレスであるととが検
出され、かつ当該データ処理装置を指定する信号ａｉが
到来しているとき、アンド回路３の出力はオンとなシ、
オア回路４を介してメモＩＪ ＭＡ ｉ １に書込み制
御信号を送出する。これにより、メモリＭＡｉにおいて
は、アドレス信号線５にて指示されるアドレス位置に、
書込みデータ信号線６上のデータ（プログラム）が書込
壕れる。このとき、装置指定信号ａｔは第１図図示ａ１
〜Ｂｎのすべてが同時にオンとされているので、各デー
タ処理装ｆｔｔＡ、〜ＡｎのメモりＭＡ。
号のうち当該データ処理装置のメモリＭＡｉ１を指定す
るアドレス信号がアドレス信号線５上に到来しているか
否かが比較回路２によって判定される。そして、比較回
路２によってメモリＭＡｉ１のアドレスであるととが検
出され、かつ当該データ処理装置を指定する信号ａｉが
到来しているとき、アンド回路３の出力はオンとなシ、
オア回路４を介してメモＩＪ ＭＡ ｉ １に書込み制
御信号を送出する。これにより、メモリＭＡｉにおいて
は、アドレス信号線５にて指示されるアドレス位置に、
書込みデータ信号線６上のデータ（プログラム）が書込
壕れる。このとき、装置指定信号ａｔは第１図図示ａ１
〜Ｂｎのすべてが同時にオンとされているので、各デー
タ処理装ｆｔｔＡ、〜ＡｎのメモりＭＡ。
〜ＭＡｎの同一アドレスにおいて同時に書込み動作が行
なわれる。
なわれる。
第１図図示ＳＶＰからはＩｌ［ｌｉ次、アドレスおよび
データ（プログラム）が送出されてくるので、各データ
処理装置において同時にプログラム・ローディング処理
が実行されることに々る。
データ（プログラム）が送出されてくるので、各データ
処理装置において同時にプログラム・ローディング処理
が実行されることに々る。
なお、第１図図示データ処理装置Ｂが複数に渡る場合は
、データ処理装置Ａ、〜Ａｎにローディングする場合と
同様に装置指示信号線をもうけて同時制御することが可
能であるが、実施例の如く、単一回路である場合はアド
レスバス構成であらかじめ考慮されているため、ａｌ〜
Ｂｎに相当する信号は不要である。
、データ処理装置Ａ、〜Ａｎにローディングする場合と
同様に装置指示信号線をもうけて同時制御することが可
能であるが、実施例の如く、単一回路である場合はアド
レスバス構成であらかじめ考慮されているため、ａｌ〜
Ｂｎに相当する信号は不要である。
（へ）発明の詳細
な説明したように本発明によれば、同一プログラムで制
御される同一データ処理装置がｎ個存在する場合、プロ
グラムをローディングする時間を１ ／ ｎに短縮可能
であり、システムの性能を向上させることができる。
御される同一データ処理装置がｎ個存在する場合、プロ
グラムをローディングする時間を１ ／ ｎに短縮可能
であり、システムの性能を向上させることができる。
７−
【図面の簡単な説明】
第１図は本発明による実施例のデータ処理システムの構
成例、第２図は実施例におけるデータ処理装置Ａ１〜Ａ
ｎの要部ブロック図である。 図中、Ａｎ〜Ａｎ、Ｂはデータ処理装置、ＰＡ！〜ＰＡ
ｎ、ＰＢはプロセッサ、ＭＡ、 〜ＭＡｎｔＭＢはメモ
リ、ＲＡ＋ −ＲＡ ｎ 、 ＲＢはレジスタ回路、Ｃ
は中継装置、ｓｖｐはサービスプロセッサ、ａｔ〜Ｂｎ
は装置指示信号線である。 Ｂ−
成例、第２図は実施例におけるデータ処理装置Ａ１〜Ａ
ｎの要部ブロック図である。 図中、Ａｎ〜Ａｎ、Ｂはデータ処理装置、ＰＡ！〜ＰＡ
ｎ、ＰＢはプロセッサ、ＭＡ、 〜ＭＡｎｔＭＢはメモ
リ、ＲＡ＋ −ＲＡ ｎ 、 ＲＢはレジスタ回路、Ｃ
は中継装置、ｓｖｐはサービスプロセッサ、ａｔ〜Ｂｎ
は装置指示信号線である。 Ｂ−
Claims (1)
- プログラム格納用メモリを有し同一プログラムが内蔵さ
れる複数のデータ処理装置と、該複数のデータ処理装置
を相互に接続する共通バスと、上記複数のデータ処理装
置に対して上記共通パスを介してプログラム・ローディ
ングを行なう機能を有する外部処理装置とがもうけられ
たデータ処理システムにおいて、上記外部処理装置の制
御のもとに上記ケ数のデータ処理装置を個別に指定する
装置識別信号を発生する装置指定回路手段をもうけると
ともに、上記各データ処理装置に、上記共通バス内のア
ドレスバス上のアドレス信号が上記プログラム格納用メ
モリのアドレスであるか否かを判定する手段と、該判定
手段の出力と上記装置識別信号とにもとづいて上記プロ
グラム格納用メモリを書込可能状態に制剣する手段とを
そなえ、上記装置指定回路手段から検数のデータ処理装
置に対して同時に装置識別信号を発生することにより上
記共通パスを介して上記複数のデータ処理装置内のプロ
グラム格納用メモリに同一プログラムを同時にローディ
ングせしめるよう構成したことを特徴とするプログラム
・ローディング処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22863182A JPS59127153A (ja) | 1982-12-28 | 1982-12-28 | プログラム・ロ−デイング処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22863182A JPS59127153A (ja) | 1982-12-28 | 1982-12-28 | プログラム・ロ−デイング処理方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59127153A true JPS59127153A (ja) | 1984-07-21 |
| JPS6349818B2 JPS6349818B2 (ja) | 1988-10-05 |
Family
ID=16879363
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22863182A Granted JPS59127153A (ja) | 1982-12-28 | 1982-12-28 | プログラム・ロ−デイング処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59127153A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61163460A (ja) * | 1985-01-16 | 1986-07-24 | Hitachi Ltd | マルチプロセツサシステムのデ−タ転送方式 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0728733Y2 (ja) * | 1990-01-10 | 1995-06-28 | セイコー電子部品株式会社 | 表面実装型圧電振動子の容器 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53144605A (en) * | 1977-05-23 | 1978-12-16 | Nec Corp | Electronic decentralized control switching system |
| JPS5730012A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Program loading system |
-
1982
- 1982-12-28 JP JP22863182A patent/JPS59127153A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53144605A (en) * | 1977-05-23 | 1978-12-16 | Nec Corp | Electronic decentralized control switching system |
| JPS5730012A (en) * | 1980-07-30 | 1982-02-18 | Fujitsu Ltd | Program loading system |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61163460A (ja) * | 1985-01-16 | 1986-07-24 | Hitachi Ltd | マルチプロセツサシステムのデ−タ転送方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6349818B2 (ja) | 1988-10-05 |
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