JPH0664561B2 - 同時書込み回路 - Google Patents
同時書込み回路Info
- Publication number
- JPH0664561B2 JPH0664561B2 JP60187581A JP18758185A JPH0664561B2 JP H0664561 B2 JPH0664561 B2 JP H0664561B2 JP 60187581 A JP60187581 A JP 60187581A JP 18758185 A JP18758185 A JP 18758185A JP H0664561 B2 JPH0664561 B2 JP H0664561B2
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- JP
- Japan
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- circuit
- signal
- panel
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は制御部と複数のＩ／Ｏパネルとから構成される
装置の同時書込み回路に関し、特に複数のＩ／Ｏ装置を
同時に制御するためのＩ／Ｏパネル内部の同時書込み回
路に関する。
装置の同時書込み回路に関し、特に複数のＩ／Ｏ装置を
同時に制御するためのＩ／Ｏパネル内部の同時書込み回
路に関する。
（従来の技術） 従来、この種の回路としては、Ｉ／Ｏパネル上での機器
の選択を制御部から実施するときに、制御部の側から複
数のＩ／Ｏパネルに対して同時に機器選択信号をバスラ
インとは別に設定して出力する方式が採用されていた。
の選択を制御部から実施するときに、制御部の側から複
数のＩ／Ｏパネルに対して同時に機器選択信号をバスラ
インとは別に設定して出力する方式が採用されていた。
（発明が解決しようとする問題点） 上述した従来の同時書込み回路では、制御部側またはＩ
／Ｏパネルの一つを特殊に、機器選択機能をもつたもの
にする必要があつた。例えば、選択盤をＩ／Ｏバスから
分岐させて複数の機器選択信号を各Ｉ／Ｏパネルに送出
しておき、複数の機器選択信号を発生させてからＩ／Ｏ
パネルへデータを書込む必要があるという欠点がある。
／Ｏパネルの一つを特殊に、機器選択機能をもつたもの
にする必要があつた。例えば、選択盤をＩ／Ｏバスから
分岐させて複数の機器選択信号を各Ｉ／Ｏパネルに送出
しておき、複数の機器選択信号を発生させてからＩ／Ｏ
パネルへデータを書込む必要があるという欠点がある。
本発明の目的は、あらかじめＩ／Ｏパネル側に同時書込
み手段を内蔵させて、同時書込みに使用されるＩ／Ｏパ
ネルグループにインターフエースラインを設けておくこ
とにより上記欠点を除去し、機器選択信号を使用せずに
同時に書込みが実行できるように構成した同時書込み回
路を提供することにある。
み手段を内蔵させて、同時書込みに使用されるＩ／Ｏパ
ネルグループにインターフエースラインを設けておくこ
とにより上記欠点を除去し、機器選択信号を使用せずに
同時に書込みが実行できるように構成した同時書込み回
路を提供することにある。
（問題点を解決するための手段） 本発明による同時書込み回路は、比較回路と、デコード
回路と、同時書込み設定回路と、書込設定信号授受回路
と、若干の論理回路と、記憶回路とを具備し、Ｉ／Ｏパ
ネル内に装着して構成したものである。
回路と、同時書込み設定回路と、書込設定信号授受回路
と、若干の論理回路と、記憶回路とを具備し、Ｉ／Ｏパ
ネル内に装着して構成したものである。
比較回路は、Ｉ／Ｏパネル番号固有情報とＩ／Ｏバス上
のデータとを入力して比較した結果に基づき機器選択信
号を出力するためのものである。
のデータとを入力して比較した結果に基づき機器選択信
号を出力するためのものである。
デコード回路は、Ｉ／Ｏバス上のデータと機器選択信号
とを入力してパネル内制御指令を出力するためのもので
ある。
とを入力してパネル内制御指令を出力するためのもので
ある。
同時書込み設定回路は、パネル内制御指令を受けて同時
書込み設定信号を出力するためのものである。
書込み設定信号を出力するためのものである。
書込設定信号授受回路は、同時書込設定信号を外部パネ
ルとの間で入出力するためのものである。
ルとの間で入出力するためのものである。
若干の論理回路は、機器選択信号、パネル内制御指令、
および外部パネルから入力した同時書込み指令信号に基
づき記憶回路動作指令信号を出力するとともに、機器選
択信号、パネル内制御指令、および同時書込み設定信号
に基づき外部パネルに同時書込み指令信号を出力するた
めのものである。
および外部パネルから入力した同時書込み指令信号に基
づき記憶回路動作指令信号を出力するとともに、機器選
択信号、パネル内制御指令、および同時書込み設定信号
に基づき外部パネルに同時書込み指令信号を出力するた
めのものである。
記憶回路は、Ｉ／Ｏバス上のデータと記憶回路動作指令
信号を入力して該データを蓄積するためのものである。
信号を入力して該データを蓄積するためのものである。
（実施例） 次に、本発明について図面を参照して説明する。
第１図は、本発明による同時書込み回路を含むパネル内
部の一実施例を示すブロツク図である。第１図におい
て、１００は現用のＩ／Ｏパネル、２００は予備のＩ／
Ｏパネル、３００はＩ／Ｏバス、１１，１９はそれぞれ
記憶回路、１２はデコード回路、１３は比較回路、１４
は同時書込み設定回路、１５，２０はそれぞれＡＮＤゲ
ート、１６，２１はそれぞれＯＲゲート、１７，２２は
それぞれＮＡＮＤゲート、１８，２３はインバータであ
る。
部の一実施例を示すブロツク図である。第１図におい
て、１００は現用のＩ／Ｏパネル、２００は予備のＩ／
Ｏパネル、３００はＩ／Ｏバス、１１，１９はそれぞれ
記憶回路、１２はデコード回路、１３は比較回路、１４
は同時書込み設定回路、１５，２０はそれぞれＡＮＤゲ
ート、１６，２１はそれぞれＯＲゲート、１７，２２は
それぞれＮＡＮＤゲート、１８，２３はインバータであ
る。
第１図に示す装置の構成において、複数のＩ／Ｏパネル
のうち、現用／予備構成されたＩ／Ｏパネル１００，２
００があつて、常に両方とも同じデータが書込まれてい
なければならない。したがつて、一方が障害により運用
状態から待機状態へ切替つても、システムでは次の処理
に問題がないように構成する必要がある場合には、第１
図で示したような構成が採用される。
のうち、現用／予備構成されたＩ／Ｏパネル１００，２
００があつて、常に両方とも同じデータが書込まれてい
なければならない。したがつて、一方が障害により運用
状態から待機状態へ切替つても、システムでは次の処理
に問題がないように構成する必要がある場合には、第１
図で示したような構成が採用される。
まず、制御部（図示してない）より運用中のＩ／Ｏ側へ
データを書込めば、現用／予備パネル１００，２００の
両方へ常に同一のデータが書込まれることを説明する。
データを書込めば、現用／予備パネル１００，２００の
両方へ常に同一のデータが書込まれることを説明する。
制御部よりＩ／Ｏバス３００を介して信号線６から比較
回路１３にアドレスバスデータの一部であるＩ／Ｏパネ
ル番号情報部を入力すると、比較回路１３は上記情報と
パネルの内部または信号線７を介してバックボードに設
定されたＩ／Ｏパネル番号固有情報を比較する。第２図
にアドレスバスデータの構成例を参考に示す。上記両者
が一致したならば、信号線９上に機器選択信号を出力す
る。デコード回路１２は信号線９上の機器選択信号とＩ
／Ｏバス３００への入力とから、同時書込み設定指令を
作成して信号線１０に出力する。同時書込み設定回路１
４は信号線１０から指令を入力して、信号線５へ同時書
込み設定信号を出力してラツチする。
回路１３にアドレスバスデータの一部であるＩ／Ｏパネ
ル番号情報部を入力すると、比較回路１３は上記情報と
パネルの内部または信号線７を介してバックボードに設
定されたＩ／Ｏパネル番号固有情報を比較する。第２図
にアドレスバスデータの構成例を参考に示す。上記両者
が一致したならば、信号線９上に機器選択信号を出力す
る。デコード回路１２は信号線９上の機器選択信号とＩ
／Ｏバス３００への入力とから、同時書込み設定指令を
作成して信号線１０に出力する。同時書込み設定回路１
４は信号線１０から指令を入力して、信号線５へ同時書
込み設定信号を出力してラツチする。
次に、制御部はＩ／Ｏバス３００の情報を、その一部分
を変更して（例えば第２図に示したアドレスバスデータ
の一部の制御種別情報部のみを変更し、上位のＩ／Ｏパ
ネル番号情報部は変更しないようにして）、比較回路１
３に入力させるが、このような変更では、比較対照する
部分に変化がないので、信号線９上へ機器選択信号出力
は維持される。この状態でデコード回路１２より信号線
８へ記憶回路選択指令を出力させると、ＡＮＤゲート１
５は信号線４上へ記憶回路動作指令信号を送出し、ＯＲ
ゲート１６とＮＡＮＤゲート１７とに送出する。なおこ
のようなメモリマップとＩ／Ｏバスの関係例を第３図に
示す。図中の８０００Ｈ〜８００７Ｈが制御（変更）で
きるアドレスデータである。ＯＲゲート１６を通過した
記憶回路動作指令信号３は記憶回路１１へ入力され、Ｉ
／Ｏバス３００の内容が記憶回路１１に書込まれる。さ
らに、ＮＡＮＤゲート１７では信号線４上の記憶回路動
作指令信号と信号線５上の同時書込み設定信号とによつ
てＮＡＮＤ演算され、その出力は同時書込み指令信号と
して信号線１を介して信号線２に送出され、予備のＩ／
Ｏパネル２００の同時書込み指令信号となる。この信号
は、予備のＩ／Ｏパネル２００の内部のＯＲゲート２１
を介して記憶回路１９へ送出され、予備のＩ／Ｏパネル
２００の内部にも同一のデータが書込まれる。
を変更して（例えば第２図に示したアドレスバスデータ
の一部の制御種別情報部のみを変更し、上位のＩ／Ｏパ
ネル番号情報部は変更しないようにして）、比較回路１
３に入力させるが、このような変更では、比較対照する
部分に変化がないので、信号線９上へ機器選択信号出力
は維持される。この状態でデコード回路１２より信号線
８へ記憶回路選択指令を出力させると、ＡＮＤゲート１
５は信号線４上へ記憶回路動作指令信号を送出し、ＯＲ
ゲート１６とＮＡＮＤゲート１７とに送出する。なおこ
のようなメモリマップとＩ／Ｏバスの関係例を第３図に
示す。図中の８０００Ｈ〜８００７Ｈが制御（変更）で
きるアドレスデータである。ＯＲゲート１６を通過した
記憶回路動作指令信号３は記憶回路１１へ入力され、Ｉ
／Ｏバス３００の内容が記憶回路１１に書込まれる。さ
らに、ＮＡＮＤゲート１７では信号線４上の記憶回路動
作指令信号と信号線５上の同時書込み設定信号とによつ
てＮＡＮＤ演算され、その出力は同時書込み指令信号と
して信号線１を介して信号線２に送出され、予備のＩ／
Ｏパネル２００の同時書込み指令信号となる。この信号
は、予備のＩ／Ｏパネル２００の内部のＯＲゲート２１
を介して記憶回路１９へ送出され、予備のＩ／Ｏパネル
２００の内部にも同一のデータが書込まれる。
制御部が予備側パネルを選択して、記憶回路１１９へデ
ータが書込まれた場合も、上記と同様な手順で双方の記
憶回路１１，１９には常に同一のデータが書込まれる。
ータが書込まれた場合も、上記と同様な手順で双方の記
憶回路１１，１９には常に同一のデータが書込まれる。
（発明の効果） 以上説明したように本発明は、同時書込みが必要となる
Ｉ／Ｏパネルにあらかじめ同時書込み設定回路を備え、
インターフエース信号を与えておくことにより、常に同
時書込みを実施し、Ｉ／Ｏパネルが現用／予備切替えを
実施した場合でも、常に運用となつたパネル上に現在の
システム情報が保持されるという効果がある。
Ｉ／Ｏパネルにあらかじめ同時書込み設定回路を備え、
インターフエース信号を与えておくことにより、常に同
時書込みを実施し、Ｉ／Ｏパネルが現用／予備切替えを
実施した場合でも、常に運用となつたパネル上に現在の
システム情報が保持されるという効果がある。
第１図は、本発明による同時書込み回路を含むパネル内
部の一実施例を示すブロック図である。第２図及び第３
図は、図１に示す実施例の動作を説明するための参考図
である。 １１……記憶回路 １２……デコード回路 １３……比較回路 １４……同時書込み設定回路 １〜１０……信号線
部の一実施例を示すブロック図である。第２図及び第３
図は、図１に示す実施例の動作を説明するための参考図
である。 １１……記憶回路 １２……デコード回路 １３……比較回路 １４……同時書込み設定回路 １〜１０……信号線
Claims (1)
- 【請求項１】Ｉ／Ｏパネル番号固有情報とＩ／Ｏバス上
のデータとを入力して比較した結果に基づき機器選択信
号を出力するための比較回路と、 前記Ｉ／Ｏバス上のデータと前記機器選択信号とを入力
してパネル内制御指令を出力するためのデコード回路
と、 前記パネル内制御指令を受けて同時書込み設定信号を出
力するための同時書込み設定回路と、 該同時書込設定信号を外部パネルとの間で入出力するた
めの書込設定信号授受回路と、 前記機器選択信号、パネル内制御指令、および外部パネ
ルから入力した同時書込み指令信号に基づき記憶回路動
作指令信号を出力するとともに、前記機器選択信号、パ
ネル内制御指令、および同時書込み設定信号に基づき外
部パネルに同時書込み指令信号を出力するための論理回
路と、 前記Ｉ／Ｏバス上のデータと前記記憶回路動作指令信号
を入力して該データを蓄積するための記憶回路とを具備
し、 前記書込設定信号授受回路を介して外部パネルとの間で
同時書込設定信号を授受することにより冗長構成のＩ／
Ｏパネルのそれぞれに、必要時に同一データを保持させ
るよう構成したことを特徴とする同時書込み回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60187581A JPH0664561B2 (ja) | 1985-08-27 | 1985-08-27 | 同時書込み回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60187581A JPH0664561B2 (ja) | 1985-08-27 | 1985-08-27 | 同時書込み回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6247764A JPS6247764A (ja) | 1987-03-02 |
| JPH0664561B2 true JPH0664561B2 (ja) | 1994-08-22 |
Family
ID=16208609
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60187581A Expired - Fee Related JPH0664561B2 (ja) | 1985-08-27 | 1985-08-27 | 同時書込み回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664561B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1511313A1 (en) * | 2003-08-29 | 2005-03-02 | Thomson Licensing S.A. | Control device, smart card reading activation device and associated products |
-
1985
- 1985-08-27 JP JP60187581A patent/JPH0664561B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6247764A (ja) | 1987-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |