JPS59128653A - 状態履歴記憶制御装置 - Google Patents
状態履歴記憶制御装置Info
- Publication number
- JPS59128653A JPS59128653A JP58004348A JP434883A JPS59128653A JP S59128653 A JPS59128653 A JP S59128653A JP 58004348 A JP58004348 A JP 58004348A JP 434883 A JP434883 A JP 434883A JP S59128653 A JPS59128653 A JP S59128653A
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- Japan
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- tracer
- control
- information processing
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- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/30—Monitoring
- G06F11/34—Recording or statistical evaluation of computer activity, e.g. of down time, of input/output operation ; Recording or statistical evaluation of user activity, e.g. usability assessment
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は状態履歴記憶制御装置（トレーサ制御装置）、
特に、それぞれが同一のクロックで動作しかつ該動作中
の異、常や障害の原因を調査するために内部状態を逐次
記憶する状態履歴記憶装置（トレーサ）を内蔵している
各情報処理装置におけ処理装置からの内部状態情報を自
系統の情報処理装置からのトレーサ制御情報に基づいて
、選択した内部状態情報をトレーサに書き込む情報処理
装置ごとのトレーサ制御回路で構成されている。
特に、それぞれが同一のクロックで動作しかつ該動作中
の異、常や障害の原因を調査するために内部状態を逐次
記憶する状態履歴記憶装置（トレーサ）を内蔵している
各情報処理装置におけ処理装置からの内部状態情報を自
系統の情報処理装置からのトレーサ制御情報に基づいて
、選択した内部状態情報をトレーサに書き込む情報処理
装置ごとのトレーサ制御回路で構成されている。
このような従来構成においては、各トレーサ制御回路は
常に自系統の情報処理装置からのトレーサ制御情報に基
づいてトレーサを個別制御すると、とになるため、情報
処理装置の運用形態や処理実行状況によっては、採取し
た内部状態情報の時間的前後関係が問題になる場合でも
、複数のトレーサの記憶内容を関連づけて解析できず、
情報処理装置の異常や障害に対する解析を効果的に行な
うことができないという欠点がある。
常に自系統の情報処理装置からのトレーサ制御情報に基
づいてトレーサを個別制御すると、とになるため、情報
処理装置の運用形態や処理実行状況によっては、採取し
た内部状態情報の時間的前後関係が問題になる場合でも
、複数のトレーサの記憶内容を関連づけて解析できず、
情報処理装置の異常や障害に対する解析を効果的に行な
うことができないという欠点がある。
本発明の目的は情報処理装置の異常や障害に対する解析
を効果的に行なわせることのできるトレーサ制御装置を
提供することにある。
を効果的に行なわせることのできるトレーサ制御装置を
提供することにある。
ゲ１の本発明の装置はそれぞれが同一のクロックで動作
しかつ該動作中の異常や障害の原因を調査するために内
部状態情報を逐次記憶する状態履歴記憶装置を内蔵して
いる各情報処理装置における状態履歴記憶制御装置にお
いて、 前記各情報処理装置からのトレーサ制御情報に基づきか
つ予め定められた方法で共通制御情報を発生する１個の
共通制御回路と、 自系統の前記情報処理装置からのトレーサ制御情報と前
記共通制御情報とのうちの一方を外部から与えられる制
御方式切替信号に応答して選出する前記情報処理装置ご
との切替回路と、前記自系統情報処理装置からの前記内
部状態情報のうち前記切替回路からの出力に基づき選択
された内部状態情報を前記切替回路からの出力に基づい
て前記状態履歴記憶装置に書き込む前記情報処理装置ご
とのトレーサ制御回路 とを設けたことを特徴とする。
しかつ該動作中の異常や障害の原因を調査するために内
部状態情報を逐次記憶する状態履歴記憶装置を内蔵して
いる各情報処理装置における状態履歴記憶制御装置にお
いて、 前記各情報処理装置からのトレーサ制御情報に基づきか
つ予め定められた方法で共通制御情報を発生する１個の
共通制御回路と、 自系統の前記情報処理装置からのトレーサ制御情報と前
記共通制御情報とのうちの一方を外部から与えられる制
御方式切替信号に応答して選出する前記情報処理装置ご
との切替回路と、前記自系統情報処理装置からの前記内
部状態情報のうち前記切替回路からの出力に基づき選択
された内部状態情報を前記切替回路からの出力に基づい
て前記状態履歴記憶装置に書き込む前記情報処理装置ご
とのトレーサ制御回路 とを設けたことを特徴とする。
第２の本発明の装置はそれぞれが同一のクロックで動作
しかつ該動作中の異常や障害の原因を調査するために内
部状態情報を逐次記憶する状態履歴記憶装置を内蔵して
いる各情報処理装置における状態履歴記憶制御装置にお
いて、 前記各情報処理装置からのトレーサ制御情報に基づきか
つ外部から与えられる信号により定まる方法で共通制御
情報を発生する１個の共通制御回路と、 自系統の前記情報処理装置からのトレーサ制御情報と前
記共通制御情報とのうちの一方を外部から与えられる制
御方式切替信号に応答して選出す５− る前記情報処理装置ごとの切替回路と、前記自系統情報
処理装置からの前記内部状態情報を前記切替回路からの
出力に基づき選択された内部状態情報を前記切替回路か
らの出力に基づいて前記状態履歴記憶装置に書き込む前
記情報処理装置ごとのトレーサ制御回路 とを設けたことを特徴とする。
しかつ該動作中の異常や障害の原因を調査するために内
部状態情報を逐次記憶する状態履歴記憶装置を内蔵して
いる各情報処理装置における状態履歴記憶制御装置にお
いて、 前記各情報処理装置からのトレーサ制御情報に基づきか
つ外部から与えられる信号により定まる方法で共通制御
情報を発生する１個の共通制御回路と、 自系統の前記情報処理装置からのトレーサ制御情報と前
記共通制御情報とのうちの一方を外部から与えられる制
御方式切替信号に応答して選出す５− る前記情報処理装置ごとの切替回路と、前記自系統情報
処理装置からの前記内部状態情報を前記切替回路からの
出力に基づき選択された内部状態情報を前記切替回路か
らの出力に基づいて前記状態履歴記憶装置に書き込む前
記情報処理装置ごとのトレーサ制御回路 とを設けたことを特徴とする。
次に本発明について図面を参照して詳細に説明する。
第２の本発明の一実施例を示す図において、本実施例は
共通制御回路１と、２個の切替回路２および３と、２個
のトレーサ制御回路４および５とから構成されておシ、
選択回路６とメモリカウンタ８とメモリ１０とを備えた
第１プロセツサ（図示を省略）系統゛のトレーサと、選
択回路７とメモリカウンタ９とメモリ１１とを備えた第
２プロセツサ（図示を省略）系統のトレーサとを制御す
る６第１プロセツサと第２プロセツサそれぞれをシンプ
レックスシステムやデュプレックスシステムを構成する
ときのように、シングルプロセッサと６− して同一クロックで動作させるときには、外部（操作盤
、運用プログラム等）から与えられる制御方式切替信号
１００が論理″０゛になっている。
共通制御回路１と、２個の切替回路２および３と、２個
のトレーサ制御回路４および５とから構成されておシ、
選択回路６とメモリカウンタ８とメモリ１０とを備えた
第１プロセツサ（図示を省略）系統゛のトレーサと、選
択回路７とメモリカウンタ９とメモリ１１とを備えた第
２プロセツサ（図示を省略）系統のトレーサとを制御す
る６第１プロセツサと第２プロセツサそれぞれをシンプ
レックスシステムやデュプレックスシステムを構成する
ときのように、シングルプロセッサと６− して同一クロックで動作させるときには、外部（操作盤
、運用プログラム等）から与えられる制御方式切替信号
１００が論理″０゛になっている。
このため、切替回路２と切替回路３はそれぞれ第１プロ
セツサと第２プロセツサからそれぞれ供給されるトレー
サ制御情報１１０ とトレーサ制御情報１１１ を受は
入れることになり、共通制御回路１が出力する共通制量
情報２００は受は入れない。
セツサと第２プロセツサからそれぞれ供給されるトレー
サ制御情報１１０ とトレーサ制御情報１１１ を受は
入れることになり、共通制御回路１が出力する共通制量
情報２００は受は入れない。
トレーサ制御回路４とトレーサ制御回路５はそれぞれ切
替回路２と切替回路３から前述のトレーサ制御情報１１
０ とトレーサ制御情報１１１ を受けとると、これに
基づいてそれぞれ対応するトレーサを制御する。
替回路２と切替回路３から前述のトレーサ制御情報１１
０ とトレーサ制御情報１１１ を受けとると、これに
基づいてそれぞれ対応するトレーサを制御する。
すなわち、選択回路６と選択回路７にそれぞれ第１プロ
セツサと第２プロセツサから送付されてきている内部状
態情報１２０ と内部状態情報１２１のうちからそれぞ
れメモリ１０とメモリ１１に書き込むべき書込み情報を
選択するために、選択回路６と選択回路７それぞれに選
択信号１３０ と選択信号１３１ を出力したり、メモ
リ１０とメモリ１１にそれぞれす＋込み制御信号１４０
と１．込み制御信号１４１ を出力したシ、メモリカ
ウンタ８とメモリカウンタ９のそれぞれをクリアまたは
インクリメントするカウンタ制御信号１５０ とカウン
タ制御信号１５１ を出力したシする。書込み制御信号
１４０．１４１とカウンタ制御信号１５０，１５１との
組合せにより、内部状態情報１２０．１２１のメモリ１
０．１１への採取タイミングが決まるので、クロック遷
移あるいは命令実行（ともにその情報は切換回路出力１
６０．１６１に内在する）ごとに採取するなど、状況に
応じて採取タイミングを変えることが可能である。
セツサと第２プロセツサから送付されてきている内部状
態情報１２０ と内部状態情報１２１のうちからそれぞ
れメモリ１０とメモリ１１に書き込むべき書込み情報を
選択するために、選択回路６と選択回路７それぞれに選
択信号１３０ と選択信号１３１ を出力したり、メモ
リ１０とメモリ１１にそれぞれす＋込み制御信号１４０
と１．込み制御信号１４１ を出力したシ、メモリカ
ウンタ８とメモリカウンタ９のそれぞれをクリアまたは
インクリメントするカウンタ制御信号１５０ とカウン
タ制御信号１５１ を出力したシする。書込み制御信号
１４０．１４１とカウンタ制御信号１５０，１５１との
組合せにより、内部状態情報１２０．１２１のメモリ１
０．１１への採取タイミングが決まるので、クロック遷
移あるいは命令実行（ともにその情報は切換回路出力１
６０．１６１に内在する）ごとに採取するなど、状況に
応じて採取タイミングを変えることが可能である。
メモリカウンタ８とメモリカウンタ９の出力はそれぞれ
メモリ１０とメモリ１１のアクセスアドレスとなシ、選
択回路６と選択回路７が選択信号１３０と選択信号１３
１に基づいて選択した書込み情報はそれぞれ書込み制御
情報１４０ と書込み制御情報１４１ に応答して、こ
のアクセスアドレスに書き込まれる。
メモリ１０とメモリ１１のアクセスアドレスとなシ、選
択回路６と選択回路７が選択信号１３０と選択信号１３
１に基づいて選択した書込み情報はそれぞれ書込み制御
情報１４０ と書込み制御情報１４１ に応答して、こ
のアクセスアドレスに書き込まれる。
このようにして、メモリ１０とメモリ１１はそれぞれ第
１プロセツサと第２プロセツサのみからの制御を受け、
他のプロセッサからは独立した内部状態情報の書込みが
行なわれることになる。
１プロセツサと第２プロセツサのみからの制御を受け、
他のプロセッサからは独立した内部状態情報の書込みが
行なわれることになる。
次に、第１プロセツサと第２プロセツサとをマルチプロ
セッサとして運用する場合には、制御方式切替信号１０
０が論理″１”になる。このため、切替回路２と切替回
路３は共通制御回路１が出力する共通制御情報２００を
受は入れるようになり、トレーサ制御情報１１０ とト
レーサ制御情報１１１は受は入れないことになる。
セッサとして運用する場合には、制御方式切替信号１０
０が論理″１”になる。このため、切替回路２と切替回
路３は共通制御回路１が出力する共通制御情報２００を
受は入れるようになり、トレーサ制御情報１１０ とト
レーサ制御情報１１１は受は入れないことになる。
共通制御情報２００は、共通制御回路１がトレーサ制御
情報１１０ とトレーサ制御情報１１１ とに基づき、
外部（操作盤、運用プログラム等）から与えられる制御
情報作成信号１０５によシ定まる方法で作成される。こ
の方法は、たとえば、トレーサ制御情報１１０ とトレ
ーサ制御情報１１１との特定ビットについて論理和演算
や論理積演算を行なった結果を共通制御情報２００ と
する等である。
情報１１０ とトレーサ制御情報１１１ とに基づき、
外部（操作盤、運用プログラム等）から与えられる制御
情報作成信号１０５によシ定まる方法で作成される。こ
の方法は、たとえば、トレーサ制御情報１１０ とトレ
ーサ制御情報１１１との特定ビットについて論理和演算
や論理積演算を行なった結果を共通制御情報２００ と
する等である。
制御情報作成信号１０５は、制御方式切替信号９−
１００ と同様に外部から与えられるが、制御方式切替
信号１００が前述のように第１プロセツサと第２プロセ
ツサの運用形態に対応するものであるのに対して、第１
プロセツサと第２プロセツサとをマルチプロセッサとし
て運用する場合における第１プロセツサと第２プロセツ
サの処理実行状況に対応するものである。
信号１００が前述のように第１プロセツサと第２プロセ
ツサの運用形態に対応するものであるのに対して、第１
プロセツサと第２プロセツサとをマルチプロセッサとし
て運用する場合における第１プロセツサと第２プロセツ
サの処理実行状況に対応するものである。
さて、切替回路２と切替回路３とに受は入れられた共通
制御信号２００は、トレーサ制御回路４とトレーサ制御
回路５とに転送されて、前述と同様にトレーサの制御を
行なうが、この場合にはシステム全体にあたかも１つの
トレーサがあるかのように、トレーサの制御を行なう。
制御信号２００は、トレーサ制御回路４とトレーサ制御
回路５とに転送されて、前述と同様にトレーサの制御を
行なうが、この場合にはシステム全体にあたかも１つの
トレーサがあるかのように、トレーサの制御を行なう。
すなわち、前のうちからそれぞれ選択回路６と選択回路
７が選択信号１３０ と選択信号１３１（ともに共通制
御信号２００により発生する同じ信号）に基づいて、１
０− 内部状態情報１２０ と内部状態情報１２１のうちから
選択した書込み情報をそれぞれメモリ１０とメモリ１１
の同一アドレスやある一定の関係を保つアドレスに同一
のタイミングで書き込むようにできる。
７が選択信号１３０ と選択信号１３１（ともに共通制
御信号２００により発生する同じ信号）に基づいて、１
０− 内部状態情報１２０ と内部状態情報１２１のうちから
選択した書込み情報をそれぞれメモリ１０とメモリ１１
の同一アドレスやある一定の関係を保つアドレスに同一
のタイミングで書き込むようにできる。
図において、共通制御回路１に供給されている制御情報
作成信号１０５ を削除し、かつ共通制御回路１が共通
制御情報２００を作成する方法を予め定めであるように
構成することによシ、第１の本発明の一実施例とするこ
とができる。
作成信号１０５ を削除し、かつ共通制御回路１が共通
制御情報２００を作成する方法を予め定めであるように
構成することによシ、第１の本発明の一実施例とするこ
とができる。
以上の説明においては、２個のプロセッサを有するシス
テムをとり挙げたが、本発明はこれに限定されることな
く、同一クロックで動作する任意の複数情報処理装置を
有するシステムに広く適用される。
テムをとり挙げたが、本発明はこれに限定されることな
く、同一クロックで動作する任意の複数情報処理装置を
有するシステムに広く適用される。
第１の本発明によれば、以上のような構成の採用によシ
、複数の情報処理装置がマルチプロセッサとして動作す
る場合には各トレーサを連動させることができるように
なるため、複数の情報処理装置に関連する異常や障害の
解析を容易化できる。
、複数の情報処理装置がマルチプロセッサとして動作す
る場合には各トレーサを連動させることができるように
なるため、複数の情報処理装置に関連する異常や障害の
解析を容易化できる。
１１−
第２の本発明によれば、以上のような構成の採用にヨリ
、複数の情報処理装置がマルチプロセッサとして動作す
る場合には各トレーサを連動させることができ、かつこ
の連動条件を変更することができるようになるため、複
数の情報処理装置に関連する異常や障害の解析をよりき
め細かく行なうことができる。
、複数の情報処理装置がマルチプロセッサとして動作す
る場合には各トレーサを連動させることができ、かつこ
の連動条件を変更することができるようになるため、複
数の情報処理装置に関連する異常や障害の解析をよりき
め細かく行なうことができる。
図は第２の本発明の一実施例を示す。
１・・・・・・共通制御回路、２．３・・・・・・切替
回路、４゜５・・・・・・トレーサ制御回路、６，７・
・・・・・選択回路。
回路、４゜５・・・・・・トレーサ制御回路、６，７・
・・・・・選択回路。
Claims (2)
- （１）それぞれが同一のクロックで動作しかつ該動作中
の異常や障害の原因を調査するために内部状態情報を逐
次記憶する状態履歴記憶装置を内蔵している各情報処理
装置における状態履歴記憶制御装置において、 前記各情報処理装置からのトレーサ制御情報に基づきか
つ予め定められた方法で共通制御情報を発生する１個の
共通制御回路と、 自系統の前記情報処理装置からのトレーサ制御情報と前
記共通制御情報とのうちの一方を外部から与えられる制
御方式切替信号に応答して選出する前記情報処理装置ご
との切替回路と、前記自系統情報処理装置からの前記内
部状態情報のうち前記切替回路からの出力に基づき選択
された内部状態情報を前記切替回路からの出力に基づい
て前記状態履歴記憶装置に誉き込む前記情報処理装置ご
とのトレーサ制御回路とを設けたことを特徴とする状態
履歴記憶制御装置。 - （２）それぞれが同一のクロックで動作しかつ該動作中
の異常や障害の原因を調査するために内部状態情報を逐
次記憶する状態履歴記憶装置を内蔵している各情報処理
装置における状態履歴記憶制御装置において、 前記各情報処理装置からのトレーサ制御情報に基づきか
つ外部から与えられる信号により定まる方法で共通制御
情報を発生する１個の共通制御回路と、 自系統の前記情報処理装置からのトレーサ制御情報と前
記共通制御情報とのうちの一方を外部から与えられる制
御方式切替信号に応答して選出する前記情報処理装置ご
との切替回路と、前記自系統情報処理装置からの前記内
部状態情報のうちの前記切替回路からの出力に基づき選
択された内部状態情報を前記切替回路からの出力に基づ
いて前記状態履歴記憶装置に書き込む前記情報処理装置
ごとのトレーサ制御回路 □とを設けたことを％徴とす
る状態履歴記憶制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004348A JPS59128653A (ja) | 1983-01-14 | 1983-01-14 | 状態履歴記憶制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58004348A JPS59128653A (ja) | 1983-01-14 | 1983-01-14 | 状態履歴記憶制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59128653A true JPS59128653A (ja) | 1984-07-24 |
Family
ID=11581912
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58004348A Pending JPS59128653A (ja) | 1983-01-14 | 1983-01-14 | 状態履歴記憶制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59128653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63263548A (ja) * | 1987-04-21 | 1988-10-31 | Nec Corp | 制御装置システム |
-
1983
- 1983-01-14 JP JP58004348A patent/JPS59128653A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63263548A (ja) * | 1987-04-21 | 1988-10-31 | Nec Corp | 制御装置システム |
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