JPH04252345A - 複数の入出力ポートを有するメモリ内蔵のシングルチップマイクロコンピュータ - Google Patents
複数の入出力ポートを有するメモリ内蔵のシングルチップマイクロコンピュータInfo
- Publication number
- JPH04252345A JPH04252345A JP872891A JP872891A JPH04252345A JP H04252345 A JPH04252345 A JP H04252345A JP 872891 A JP872891 A JP 872891A JP 872891 A JP872891 A JP 872891A JP H04252345 A JPH04252345 A JP H04252345A
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- Japan
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- chip microcomputer
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- Withdrawn
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- 230000004044 response Effects 0.000 claims description 4
- 230000009977 dual effect Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 8
- 231100000741 direct peptid reactivity assay Toxicity 0.000 description 1
Landscapes
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は複数の入出力ポートを
有するメモリと中央処理手段とを内蔵したシングルチッ
プマイクロコンピュータに、外部ＣＰＵからメモリにデ
ータが書込まれた場合に内部ＣＰＵに対して割込み要求
を発生する割込み要求発生回路を内蔵したような複数の
入出力ポートを有するメモリ内蔵のシングルチップマイ
クロコンピュータに関する。
有するメモリと中央処理手段とを内蔵したシングルチッ
プマイクロコンピュータに、外部ＣＰＵからメモリにデ
ータが書込まれた場合に内部ＣＰＵに対して割込み要求
を発生する割込み要求発生回路を内蔵したような複数の
入出力ポートを有するメモリ内蔵のシングルチップマイ
クロコンピュータに関する。
【０００２】
【従来の技術】図４は既存のシングルチップマイクロコ
ンピュータにデュアルポートメモリ（以下、ＤＰＲＡＭ
と称する）を内蔵したシングルチップマイクロコンピュ
ータを接続した従来例を示す概略図である。図４におい
て、既存のシングルチップマイクロコンピュータ１に対
して、外部データバス７を介してＤＰＲＡＭ内蔵シング
ルチップマイクロコンピュータ２が接続される。ＤＰＲ
ＡＭ内蔵シングルチップマイクロコンピュータ２はＤＰ
ＲＡＭ３と内蔵ＣＰＵ４とを含み、ＤＰＲＡＭ３の１つ
のポート５ａとＣＰＵ４とは内部データバス６によって
接続される。ＤＰＲＡＭ３の他のポート５ｂはデータバ
ス７を介してシングルチップマイクロコンピュータ１に
接続される。ＤＰＲＡＭ内蔵シングルチップマイクロコ
ンピュータ２の内蔵ＣＰＵ４は内部データバス６とポー
ト５ａを介してＤＰＲＡＭ３にデータの書込みを行ない
、データの読取りを行なう。
ンピュータにデュアルポートメモリ（以下、ＤＰＲＡＭ
と称する）を内蔵したシングルチップマイクロコンピュ
ータを接続した従来例を示す概略図である。図４におい
て、既存のシングルチップマイクロコンピュータ１に対
して、外部データバス７を介してＤＰＲＡＭ内蔵シング
ルチップマイクロコンピュータ２が接続される。ＤＰＲ
ＡＭ内蔵シングルチップマイクロコンピュータ２はＤＰ
ＲＡＭ３と内蔵ＣＰＵ４とを含み、ＤＰＲＡＭ３の１つ
のポート５ａとＣＰＵ４とは内部データバス６によって
接続される。ＤＰＲＡＭ３の他のポート５ｂはデータバ
ス７を介してシングルチップマイクロコンピュータ１に
接続される。ＤＰＲＡＭ内蔵シングルチップマイクロコ
ンピュータ２の内蔵ＣＰＵ４は内部データバス６とポー
ト５ａを介してＤＰＲＡＭ３にデータの書込みを行ない
、データの読取りを行なう。
【０００３】一方、既存のシングルチップマイクロコン
ピュータ１は外部データバス７からＤＰＲＡＭ３の他の
ポート５ｂを介してＤＰＲＡＭ３にデータの書込みおよ
び読取りを行なう。このように、既存のシングルチップ
マイクロコンピュータ１にＤＰＲＡＭ内蔵シングルチッ
プマイクロコンピュータ２を接続し、ＤＰＲＡＭ３を共
有することにより、マルチＣＰＵシステムを構成できる
。
ピュータ１は外部データバス７からＤＰＲＡＭ３の他の
ポート５ｂを介してＤＰＲＡＭ３にデータの書込みおよ
び読取りを行なう。このように、既存のシングルチップ
マイクロコンピュータ１にＤＰＲＡＭ内蔵シングルチッ
プマイクロコンピュータ２を接続し、ＤＰＲＡＭ３を共
有することにより、マルチＣＰＵシステムを構成できる
。
【０００４】
【発明が解決しようとする課題】上述のごとく構成され
た従来のマルチＣＰＵシステムにおいて、ＤＰＲＡＭ内
蔵シングルチップマイクロコンピュータ２の内部ＣＰＵ
４は、ＤＰＲＡＭ３のデータが更新されたかを監視する
必要がある。ところが、シングルチップマイクロコンピ
ュータ１からデータバス７を介してＤＰＲＡＭ３のデー
タが書替えられた場合、内部ＣＰＵ４に割込みが与えら
れないため、内部ＣＰＵ４はＤＰＲＡＭ３のデータが更
新されたか否かを判断することができない。
た従来のマルチＣＰＵシステムにおいて、ＤＰＲＡＭ内
蔵シングルチップマイクロコンピュータ２の内部ＣＰＵ
４は、ＤＰＲＡＭ３のデータが更新されたかを監視する
必要がある。ところが、シングルチップマイクロコンピ
ュータ１からデータバス７を介してＤＰＲＡＭ３のデー
タが書替えられた場合、内部ＣＰＵ４に割込みが与えら
れないため、内部ＣＰＵ４はＤＰＲＡＭ３のデータが更
新されたか否かを判断することができない。
【０００５】シングルチップマイクロコンピュータ１か
ら内部ＣＰＵ４に対して割込みがかかるようにするため
にはシングルチップマイクロコンピュータ１の１つの空
きポートとＤＰＲＡＭ内蔵シングルチップマイクロコン
ピュータ２の外部割込み端子とを接続する必要がある。 そして、シングルチップマイクロコンピュータ１がＤＰ
ＲＡＭ３にデータを書込むとき、このポートに出力を出
すように、シングルチップマイクロコンピュータ１のソ
フトウエアを変更する必要がある。
ら内部ＣＰＵ４に対して割込みがかかるようにするため
にはシングルチップマイクロコンピュータ１の１つの空
きポートとＤＰＲＡＭ内蔵シングルチップマイクロコン
ピュータ２の外部割込み端子とを接続する必要がある。 そして、シングルチップマイクロコンピュータ１がＤＰ
ＲＡＭ３にデータを書込むとき、このポートに出力を出
すように、シングルチップマイクロコンピュータ１のソ
フトウエアを変更する必要がある。
【０００６】それゆえに、この発明の主たる目的は、既
存のシングルチップマイクロコンピュータのソフトウエ
アの変更を必要とせず、内部ＣＰＵに対して割込みをか
けることのできるような複数の入出力ポートを有するメ
モリ内蔵のシングルチップマイクロコンピュータを提供
することである。
存のシングルチップマイクロコンピュータのソフトウエ
アの変更を必要とせず、内部ＣＰＵに対して割込みをか
けることのできるような複数の入出力ポートを有するメ
モリ内蔵のシングルチップマイクロコンピュータを提供
することである。
【０００７】
【課題を解決するための手段】この発明は複数の入出力
ポートを有するメモリと内部中央処理手段とを内蔵した
シングルチップマイクロコンピュータであって、メモリ
の１つの入出力ポートに接続される外部中央処理手段に
よって、メモリにデータが書込まれたことに応じて、内
部中央処理手段に対して割込み要求を発生する割込み要
求発生手段を備えて構成される。
ポートを有するメモリと内部中央処理手段とを内蔵した
シングルチップマイクロコンピュータであって、メモリ
の１つの入出力ポートに接続される外部中央処理手段に
よって、メモリにデータが書込まれたことに応じて、内
部中央処理手段に対して割込み要求を発生する割込み要
求発生手段を備えて構成される。
【０００８】
【作用】この発明に係る複数の入出力ポートを有するメ
モリ内蔵のシングルチップマイクロコンピュータは、外
部中央処理手段によってメモリにデータが書込まれたこ
とに応じて、内部中央処理手段に対して割込み要求を発
生する割込み要求発生手段を設けたことによって、既存
のシングルチップマイクロコンピュータのソフトウエア
の変更を必要とせず、内部中央処理手段に対して割込み
要求を掛けることができる。
モリ内蔵のシングルチップマイクロコンピュータは、外
部中央処理手段によってメモリにデータが書込まれたこ
とに応じて、内部中央処理手段に対して割込み要求を発
生する割込み要求発生手段を設けたことによって、既存
のシングルチップマイクロコンピュータのソフトウエア
の変更を必要とせず、内部中央処理手段に対して割込み
要求を掛けることができる。
【０００９】
【発明の実施例】図１はこの発明の一実施例を示す概略
ブロック図である。この図１に示した実施例は、以下の
点を除いて前述の図４と同様にして構成される。すなわ
ち、ＤＰＲＡＭ３と内部ＣＰＵ４との間に割込み要求発
生回路８が設けられる。この割込み要求発生回路８は既
存のシングルチップマイクロコンピュータ１からＤＰＲ
ＡＭ３にデータが書込まれた場合に、内部ＣＰＵ４に対
して割込み要求を発生する。
ブロック図である。この図１に示した実施例は、以下の
点を除いて前述の図４と同様にして構成される。すなわ
ち、ＤＰＲＡＭ３と内部ＣＰＵ４との間に割込み要求発
生回路８が設けられる。この割込み要求発生回路８は既
存のシングルチップマイクロコンピュータ１からＤＰＲ
ＡＭ３にデータが書込まれた場合に、内部ＣＰＵ４に対
して割込み要求を発生する。
【００１０】次に、動作について説明する。ＤＰＲＡＭ
内蔵シングルチップマイクロコンピュータ２はＤＰＲＡ
Ｍ３のポート５ａから内部データバス６を介してデータ
の読取りのみを行なう。次に、既存のシングルチップマ
イクロコンピュータ１はＤＰＲＡＭ３のポート５ｂから
外部データバス７を介してデータの書込みと読取りを行
なう。このとき、割込み要求発生回路８はＤＰＲＡＭ３
にデータが書込まれたことを判別し、内部ＣＰＵ４に対
して割込み要求を発生する。
内蔵シングルチップマイクロコンピュータ２はＤＰＲＡ
Ｍ３のポート５ａから内部データバス６を介してデータ
の読取りのみを行なう。次に、既存のシングルチップマ
イクロコンピュータ１はＤＰＲＡＭ３のポート５ｂから
外部データバス７を介してデータの書込みと読取りを行
なう。このとき、割込み要求発生回路８はＤＰＲＡＭ３
にデータが書込まれたことを判別し、内部ＣＰＵ４に対
して割込み要求を発生する。
【００１１】なお、ＤＰＲＡＭ内蔵シングルチップマイ
クロコンピュータ２はＤＰＲＡＭ３からデータの読取り
のみを行なうが、書込みも行なおうとすると、既存のシ
ングルチップマイクロコンピュータ１側から見れば、デ
ータが異常に置き代っていることになり、暴走などの危
険がある。このために、シングルチップマイクロコンピ
ュータ１にソフトウエアおよびハードウエアの変更が必
要となり、この発明の趣旨である既存のシングルチップ
マイクロコンピュータ１にＤＰＲＡＭ内蔵シングルチッ
プマイクロコンピュータ２を接続してマルチＣＰＵシス
テムを構成することができなくなるためである。
クロコンピュータ２はＤＰＲＡＭ３からデータの読取り
のみを行なうが、書込みも行なおうとすると、既存のシ
ングルチップマイクロコンピュータ１側から見れば、デ
ータが異常に置き代っていることになり、暴走などの危
険がある。このために、シングルチップマイクロコンピ
ュータ１にソフトウエアおよびハードウエアの変更が必
要となり、この発明の趣旨である既存のシングルチップ
マイクロコンピュータ１にＤＰＲＡＭ内蔵シングルチッ
プマイクロコンピュータ２を接続してマルチＣＰＵシス
テムを構成することができなくなるためである。
【００１２】さらに、以上の理由から、ＤＰＲＡＭ内蔵
シングルチップマイクロコンピュータ２がＤＰＲＡＭ３
にデータの書込みを行なうことはないため、ポート５ａ
からデータが書込まれた場合の割込み要求発生回路は不
要である。しかし新たにマルチＣＰＵシステムを構築す
る場合に、ポート５ａの割込みが必要となる場合がある
が、これは１つの空きポートを相手側の外部割込み端子
に接続することにより、簡単に対応できる。
シングルチップマイクロコンピュータ２がＤＰＲＡＭ３
にデータの書込みを行なうことはないため、ポート５ａ
からデータが書込まれた場合の割込み要求発生回路は不
要である。しかし新たにマルチＣＰＵシステムを構築す
る場合に、ポート５ａの割込みが必要となる場合がある
が、これは１つの空きポートを相手側の外部割込み端子
に接続することにより、簡単に対応できる。
【００１３】図２はこの発明の他の実施例を示すブロッ
ク図である。この図２に示した実施例は、図１に示した
実施例のＤＰＲＡＭ３に変えてマルチポートＲＡＭ９を
ＤＰＲＡＭ内蔵シングルチップマイクロコンピュータ２
に内蔵し、マルチポートＲＡＭ９のポート５ａに内部デ
ータバス６を接続し、ポート５ｂから外部データバス７
ａを介して外部のシングルチップマイクロコンピュータ
１ａに接続し、ポート５ｃから外部データバス７ｂを介
して外部シングルチップマイクロコンピュータ１ｂに接
続し、ポート５ｄから外部データバス７ｃを介して外部
のシングルチップマイクロコンピュータ１ｃに接続した
ものである。そして、割込み要求発生回路８は各シング
ルチップマイクロコンピュータ１ａ，１ｂ，１ｃからデ
ータがマルチポートＲＡＭ９に書込まれた場合に割込み
要求信号を発生する。したがって複数の既存のシングル
チップマイクロコンピュータ１ａ〜１ｃをマルチポート
ＲＡＭ９に接続する場合であっても、このような割込み
要求発生回路８を設けることにより、各シングルチップ
マイクロコンピュータ１ａ〜１ｃにおけるソフトウエア
の変更は不要となる。
ク図である。この図２に示した実施例は、図１に示した
実施例のＤＰＲＡＭ３に変えてマルチポートＲＡＭ９を
ＤＰＲＡＭ内蔵シングルチップマイクロコンピュータ２
に内蔵し、マルチポートＲＡＭ９のポート５ａに内部デ
ータバス６を接続し、ポート５ｂから外部データバス７
ａを介して外部のシングルチップマイクロコンピュータ
１ａに接続し、ポート５ｃから外部データバス７ｂを介
して外部シングルチップマイクロコンピュータ１ｂに接
続し、ポート５ｄから外部データバス７ｃを介して外部
のシングルチップマイクロコンピュータ１ｃに接続した
ものである。そして、割込み要求発生回路８は各シング
ルチップマイクロコンピュータ１ａ，１ｂ，１ｃからデ
ータがマルチポートＲＡＭ９に書込まれた場合に割込み
要求信号を発生する。したがって複数の既存のシングル
チップマイクロコンピュータ１ａ〜１ｃをマルチポート
ＲＡＭ９に接続する場合であっても、このような割込み
要求発生回路８を設けることにより、各シングルチップ
マイクロコンピュータ１ａ〜１ｃにおけるソフトウエア
の変更は不要となる。
【００１４】図３はこの発明のさらに他の実施例を示す
概略ブロック図である。この図３に示した実施例は、図
１に示したＤＰＲＡＭ内蔵シングルチップマイクロコン
ピュータを２台設け、各ＤＰＲＡＭ内蔵シングルチップ
マイクロコンピュータ２ａ，２ｂを外部データバス７で
接続したものである。一方のＤＰＲＡＭ内蔵シングルチ
ップマイクロコンピュータ２ａの割込み要求発生回路８
ａは他方のＤＰＲＡＭ内蔵シングルチップマイクロコン
ピュータ２ｂからデータがＤＰＲＡＭ３ａに書込まれた
場合に割込み要求信号を発生する。他方のＤＰＲＡＭ内
蔵シングルチップマイクロコンピュータ２ｂの割込み要
求の発生回路８ｂも同様にして、ＤＰＲＡＭ内蔵シング
ルチップマイクロコンピュータ２ａからデータがＤＰＲ
ＡＭ３ｂに書込まれた場合に割込み要求信号を発生する
。
概略ブロック図である。この図３に示した実施例は、図
１に示したＤＰＲＡＭ内蔵シングルチップマイクロコン
ピュータを２台設け、各ＤＰＲＡＭ内蔵シングルチップ
マイクロコンピュータ２ａ，２ｂを外部データバス７で
接続したものである。一方のＤＰＲＡＭ内蔵シングルチ
ップマイクロコンピュータ２ａの割込み要求発生回路８
ａは他方のＤＰＲＡＭ内蔵シングルチップマイクロコン
ピュータ２ｂからデータがＤＰＲＡＭ３ａに書込まれた
場合に割込み要求信号を発生する。他方のＤＰＲＡＭ内
蔵シングルチップマイクロコンピュータ２ｂの割込み要
求の発生回路８ｂも同様にして、ＤＰＲＡＭ内蔵シング
ルチップマイクロコンピュータ２ａからデータがＤＰＲ
ＡＭ３ｂに書込まれた場合に割込み要求信号を発生する
。
【００１５】上述のごとく、ＤＰＲＡＭ内蔵シングルチ
ップマイクロコンピュータ２ａ，２ｂ同士を接続する場
合であっても、特別なソフトウエアの作成は不要となる
。
ップマイクロコンピュータ２ａ，２ｂ同士を接続する場
合であっても、特別なソフトウエアの作成は不要となる
。
【００１６】なお、図１に示した実施例では、既存のシ
ングルチップマイクロコンピュータ１をＤＰＲＡＭ内蔵
シングルチップマイクロコンピュータ２に接続したもの
を示したが、マイクロプロセッサをＤＰＲＡＭ内蔵シン
グルチップマイクロコンピュータ２に接続するようにし
てもよい。
ングルチップマイクロコンピュータ１をＤＰＲＡＭ内蔵
シングルチップマイクロコンピュータ２に接続したもの
を示したが、マイクロプロセッサをＤＰＲＡＭ内蔵シン
グルチップマイクロコンピュータ２に接続するようにし
てもよい。
【００１７】
【発明の効果】以上のように、この発明によれば、外部
中央処理手段からメモリにデータが書込まれたことに応
じて内部中央処理手段に対して割込み要求を発生する割
込み要求発生手段を内蔵するようにしたので、既存のシ
ングルチップマイクロコンピュータのソフトウエアの変
更を必要とせず、マルチＣＰＵシステムを構築できる。
中央処理手段からメモリにデータが書込まれたことに応
じて内部中央処理手段に対して割込み要求を発生する割
込み要求発生手段を内蔵するようにしたので、既存のシ
ングルチップマイクロコンピュータのソフトウエアの変
更を必要とせず、マルチＣＰＵシステムを構築できる。
【図１】この発明の一実施例を示す概略ブロック図であ
る。
る。
【図２】この発明の他の実施例を示す概略ブロック図で
ある。
ある。
【図３】この発明のさらに他の実施例を示す概略ブロッ
ク図である。
ク図である。
【図４】従来のマルチＣＰＵシステムを示す概略ブロッ
ク図である。
ク図である。
１，１ａ〜１ｃ シングルチップマイクロコンピュー
タ２，２ａ，２ｂ ＤＰＲＡＭ内蔵シングルチップマ
イクロコンピュータ ３，３ａ，３ｂ ＤＰＲＡＭ ４，４ａ，４ｂ ＣＰＵ ５ａ〜５ｄ ポート ６，６ａ，６ｂ 内部データバス ７，７ａ〜７ｃ 外部データバス ８，８ａ，８ｂ 割込み要求発生回路９ マルチポ
ートＲＡＭ
タ２，２ａ，２ｂ ＤＰＲＡＭ内蔵シングルチップマ
イクロコンピュータ ３，３ａ，３ｂ ＤＰＲＡＭ ４，４ａ，４ｂ ＣＰＵ ５ａ〜５ｄ ポート ６，６ａ，６ｂ 内部データバス ７，７ａ〜７ｃ 外部データバス ８，８ａ，８ｂ 割込み要求発生回路９ マルチポ
ートＲＡＭ
Claims (1)
- 【請求項１】 複数の入出力ポートを有するメモリと
内部中央処理手段とを内蔵したシングルチップマイクロ
コンピュータにおいて、前記メモリの１つの入出力ポー
トに接続される外部処理手段によって前記メモリにデー
タが書込まれたことに応じて、前記内部中央処理手段に
対して割込み要求を発生する割込み要求発生手段を備え
た、複数の入出力ポートを有するメモリ内蔵のシングル
チップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP872891A JPH04252345A (ja) | 1991-01-28 | 1991-01-28 | 複数の入出力ポートを有するメモリ内蔵のシングルチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP872891A JPH04252345A (ja) | 1991-01-28 | 1991-01-28 | 複数の入出力ポートを有するメモリ内蔵のシングルチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04252345A true JPH04252345A (ja) | 1992-09-08 |
Family
ID=11701014
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP872891A Withdrawn JPH04252345A (ja) | 1991-01-28 | 1991-01-28 | 複数の入出力ポートを有するメモリ内蔵のシングルチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04252345A (ja) |
-
1991
- 1991-01-28 JP JP872891A patent/JPH04252345A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |