JPS6022260A - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPS6022260A JPS6022260A JP58130271A JP13027183A JPS6022260A JP S6022260 A JPS6022260 A JP S6022260A JP 58130271 A JP58130271 A JP 58130271A JP 13027183 A JP13027183 A JP 13027183A JP S6022260 A JPS6022260 A JP S6022260A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- control device
- memory access
- input
- access interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ハ 発明の属する技術分野の説明
本発明は、情報処理システムに関し、特に、複数の演算
制御装置、入出力制御装置、キャッシュメモリを含むメ
モリ制御装置および主メモリ装置を有し、各制御装置間
で主メモリ装置上のデータを共有するマルチプロセッサ
システムにおける装置間メモリアクセスインタフェース
に関するものである。
制御装置、入出力制御装置、キャッシュメモリを含むメ
モリ制御装置および主メモリ装置を有し、各制御装置間
で主メモリ装置上のデータを共有するマルチプロセッサ
システムにおける装置間メモリアクセスインタフェース
に関するものである。
（λ）従来技術の説明
大型の情報処理システムにおいては、演算制御装置の処
理速度向上に対し主記憶用素子の処理速度は相対的に改
善されていないために、両者の処理能力の差が問題とな
っている。この主記憶装置の負荷を改善するためにはス
トアイン方式のキャッシュメモリの採用が有効である。
理速度向上に対し主記憶用素子の処理速度は相対的に改
善されていないために、両者の処理能力の差が問題とな
っている。この主記憶装置の負荷を改善するためにはス
トアイン方式のキャッシュメモリの採用が有効である。
しかしながら。
ストアイン方式のキャッシュメモリを演算制御装直向に
設置した場合には、各キャッシュメモリ間のデータ一致
制御は複雑なものとなｐｌまた、性能上のオーバーヘッ
ドも大きいために、各メモリ制御装置内にストアイン方
式のキャッシュメモリを設置し、各キャッシュメモリ上
のデータは完全に排他的に分割する方式が有効となる。
設置した場合には、各キャッシュメモリ間のデータ一致
制御は複雑なものとなｐｌまた、性能上のオーバーヘッ
ドも大きいために、各メモリ制御装置内にストアイン方
式のキャッシュメモリを設置し、各キャッシュメモリ上
のデータは完全に排他的に分割する方式が有効となる。
第１図はこのようにメモリ制御装置内にストアイン方式
のキャッシュメモリを設置したときの従来システムにお
ける装置間インタフェース接続関係を示す。主メモリ装
置１ｔｏｏ及び−〇〇はそれぞれ７台のメモリ制御装置
／１０及びλ／２とのみ接続される。各メそり制御装置
／１０及びコｌθ内のキャッシュメモリ／１５及びＪ／
ｊは対応する主メモリ装置７００及び−〇〇のデータを
保持可能である。つまり、キャッシュメモリ／／ｊと、
２１５に保持されたデータは常に異なるアドレスのもの
であり、同一アドレスのデータが両キャッシュメモリ上
に共に保持されることはないために、演算制御装置／！
０，２！；Ｄ及び入出力制御装置／３０ 、／、？／
、 、２．７（７、コ３１からのデータ格納、読出しに
対して常に対応するキャッシュメモリからキャッシュメ
モリのデータ一致制御なしで最新のデータをアクセスす
ることが可能となる。しかしながら、任意の演算制御装
置または入出力制御装置は任意の主記憶上のデータをア
クセス可能としなければならないために、従来のシステ
ムにおいては、各メモリ制御装置はシステム内すべての
演算制御装置及び入出力制御装置との間のメモリアクセ
スインタフェースを持たなければならなかった。このメ
モリアクセスインタフェースの数は演算制御装置及び入
出力制御装置の数が増えてくると比例して増えるために
、金物量の増大、物理信号ビン数の増大およびインタフ
ェースケーブル長の増大等の負担は大きなものとなる。
のキャッシュメモリを設置したときの従来システムにお
ける装置間インタフェース接続関係を示す。主メモリ装
置１ｔｏｏ及び−〇〇はそれぞれ７台のメモリ制御装置
／１０及びλ／２とのみ接続される。各メそり制御装置
／１０及びコｌθ内のキャッシュメモリ／１５及びＪ／
ｊは対応する主メモリ装置７００及び−〇〇のデータを
保持可能である。つまり、キャッシュメモリ／／ｊと、
２１５に保持されたデータは常に異なるアドレスのもの
であり、同一アドレスのデータが両キャッシュメモリ上
に共に保持されることはないために、演算制御装置／！
０，２！；Ｄ及び入出力制御装置／３０ 、／、？／
、 、２．７（７、コ３１からのデータ格納、読出しに
対して常に対応するキャッシュメモリからキャッシュメ
モリのデータ一致制御なしで最新のデータをアクセスす
ることが可能となる。しかしながら、任意の演算制御装
置または入出力制御装置は任意の主記憶上のデータをア
クセス可能としなければならないために、従来のシステ
ムにおいては、各メモリ制御装置はシステム内すべての
演算制御装置及び入出力制御装置との間のメモリアクセ
スインタフェースを持たなければならなかった。このメ
モリアクセスインタフェースの数は演算制御装置及び入
出力制御装置の数が増えてくると比例して増えるために
、金物量の増大、物理信号ビン数の増大およびインタフ
ェースケーブル長の増大等の負担は大きなものとなる。
（３） 発明の詳細な説明
本発明は従来の技術に内在する上記欠点を解消する為に
なされたものであり、従って本発明の目的は、各装置間
のメモリアクセスインタフェースの数を減らすことによ
り、情報処理システムにおいて、金物量の削減、物理信
号ピン数の削減、装置間メモリアクセスインタフェース
ケーブル長の短縮を実現することＫある。
なされたものであり、従って本発明の目的は、各装置間
のメモリアクセスインタフェースの数を減らすことによ
り、情報処理システムにおいて、金物量の削減、物理信
号ピン数の削減、装置間メモリアクセスインタフェース
ケーブル長の短縮を実現することＫある。
（４１）発明の構成
上記目的を達成する為に、本発明に係る情報処理システ
ムは、複数の主メモリ装置と複数のメモリ制御装置と複
数の演算制御装置と複数の入出力制御装置とを含む情報
処理システムにおいて、１つの演算制御装置は各メモリ
制御装置とメモリアクセスインタフェースを有し、１つ
の入出力制御装置は１つのメモリ制御装置とメモリアク
セスインタフェースを有し、１つの主メモリ装置は有効
状態にあるインタフェースとしては１つのメモリ制御装
置とメモリアクセスインタフェースを有し、さらに各メ
モリ制御装置間に相互にメモリアクセスインタフェース
を有し、上記メモリ制御装置は上記メモリ制御装置と上
記メモリアクセスインタフェースを有する上記入出力制
御装置からのメモリアクセス要求が他のメモリ制御装置
Ｎと有効状態にあるメモリアクセスインタフェースを持
つ主メモリ装置に対応するものであるときには上記メモ
リ制御装置からメモリ制御装置Ｎに対しメモリアクセス
要求を行なう機能を具備して構成される。
ムは、複数の主メモリ装置と複数のメモリ制御装置と複
数の演算制御装置と複数の入出力制御装置とを含む情報
処理システムにおいて、１つの演算制御装置は各メモリ
制御装置とメモリアクセスインタフェースを有し、１つ
の入出力制御装置は１つのメモリ制御装置とメモリアク
セスインタフェースを有し、１つの主メモリ装置は有効
状態にあるインタフェースとしては１つのメモリ制御装
置とメモリアクセスインタフェースを有し、さらに各メ
モリ制御装置間に相互にメモリアクセスインタフェース
を有し、上記メモリ制御装置は上記メモリ制御装置と上
記メモリアクセスインタフェースを有する上記入出力制
御装置からのメモリアクセス要求が他のメモリ制御装置
Ｎと有効状態にあるメモリアクセスインタフェースを持
つ主メモリ装置に対応するものであるときには上記メモ
リ制御装置からメモリ制御装置Ｎに対しメモリアクセス
要求を行なう機能を具備して構成される。
（５）発明の詳細な説明
次に本発明をその好ましい一実施例について第一図を参
照して具体的に説明する。
照して具体的に説明する。
第２図線本発明に係る情報処理システムの一実施例を示
すブロック構成図である。図において、各入出力制御装
置／３０ 、 ／３／ 、コ３０およびコ３／はそれぞ
れ対応するメモリ制御装置／／θまたはコｌθとメモリ
アクセスインタフェースで接続される。
すブロック構成図である。図において、各入出力制御装
置／３０ 、 ／３／ 、コ３０およびコ３／はそれぞ
れ対応するメモリ制御装置／／θまたはコｌθとメモリ
アクセスインタフェースで接続される。
演算制御装置ｉｓｏおよび２！ＩＯとメモリ制御装＠／
１０およびコ／θとのメモリアクセスインタフェース接
続関係は従来装置と同様である。
１０およびコ／θとのメモリアクセスインタフェース接
続関係は従来装置と同様である。
本発明の一実施例においては、メモリ制御装置／１０と
２１０間にメモリアクセスインタフェース３００が新設
される。入出力制御装置／３０が主メモリ装置ｉｏｏに
対応するデータへのメモリアクセスを必要としたときに
は、メモリ制御装置／１０にメモリアクセス要求を行な
い、従来の装置と同様にキャッシュメモリｌ１５または
キャッシュメモリ／／Ｓ上に対応データが存在しないと
きには主メモリ装置１００のデータがアクセスされる。
２１０間にメモリアクセスインタフェース３００が新設
される。入出力制御装置／３０が主メモリ装置ｉｏｏに
対応するデータへのメモリアクセスを必要としたときに
は、メモリ制御装置／１０にメモリアクセス要求を行な
い、従来の装置と同様にキャッシュメモリｌ１５または
キャッシュメモリ／／Ｓ上に対応データが存在しないと
きには主メモリ装置１００のデータがアクセスされる。
入出力制御装置／ＪＯが主メモリ装置コθＯＫ対応する
データへのメモリアクセスを必要としたときには、やは
シメモリアクセスインタフェースが接続されたメモリ制
御装置／１０にメモリアクセス要求を行なう。メモリ制
御装置ｌ／θではこのメモリアクセス要求がメモリ制御
装置コ１０に接続された主メモリ装置−〇〇に対応する
データへのアクセスであることを検出すると、メモリ制
御装置コ１０に対しメモリアクセス要求をインタフェー
ス３ＱＯにより行なう。メモリ制御装ｆ２ＩＯでは従来
装置と同様にキャッシュメモリー／Ｓまたは主メモリ装
置λ００へのメモリアクセスを行なう。データ読出しの
メモリアクセスのときには読出されたデータが、インタ
フェース３００を通してメモリ制御装置／１０に送られ
、さらにメモリアクセス要求元の入出力制御装置／３０
に送られる。
データへのメモリアクセスを必要としたときには、やは
シメモリアクセスインタフェースが接続されたメモリ制
御装置／１０にメモリアクセス要求を行なう。メモリ制
御装置ｌ／θではこのメモリアクセス要求がメモリ制御
装置コ１０に接続された主メモリ装置−〇〇に対応する
データへのアクセスであることを検出すると、メモリ制
御装置コ１０に対しメモリアクセス要求をインタフェー
ス３ＱＯにより行なう。メモリ制御装ｆ２ＩＯでは従来
装置と同様にキャッシュメモリー／Ｓまたは主メモリ装
置λ００へのメモリアクセスを行なう。データ読出しの
メモリアクセスのときには読出されたデータが、インタ
フェース３００を通してメモリ制御装置／１０に送られ
、さらにメモリアクセス要求元の入出力制御装置／３０
に送られる。
以上の動作は他の入出力制御装置／３／ 、コｊｆ１７
゜２３／からのメモリアクセス要求に対しても同様に行
なわれる。演算制御装置ｉｓｏ 、コｊθからのメモリ
アクセス要求については従来装置と同様に処理される。
゜２３／からのメモリアクセス要求に対しても同様に行
なわれる。演算制御装置ｉｓｏ 、コｊθからのメモリ
アクセス要求については従来装置と同様に処理される。
このように、メモリ制御装置間のメモリアクセスインタ
フェースを設置することにより、メモリ制御装置と入出
力制御装置間のメモリアクセスインク７エースの数を減
らすことが可能となる。本発明の効果はシステム内の入
出力制御装置の台数が多いようなシステムに対して大き
い。また、入出力制御装置のメモリアクセス頻度は演算
制御装置に比較して小さいために、メモリ制御装置間の
メモリアクセスインタフェース３００の転送能カバそれ
程必要とされない。
フェースを設置することにより、メモリ制御装置と入出
力制御装置間のメモリアクセスインク７エースの数を減
らすことが可能となる。本発明の効果はシステム内の入
出力制御装置の台数が多いようなシステムに対して大き
い。また、入出力制御装置のメモリアクセス頻度は演算
制御装置に比較して小さいために、メモリ制御装置間の
メモリアクセスインタフェース３００の転送能カバそれ
程必要とされない。
本発明の一実施例では主メモリ装置１０θ、コ００は各
メモリ制御装置１１０．コ１０との間のみ傍続された例
を示したが、システム構成の自由度を持たせるために、
他のメモリ制御装置間とのメモリアクセスインク７エー
スダθθ、 ｌＩＯ／を物理的に設置することも可能で
あるが、同時に装置間接続が論理的に有効であり得るの
はインタフェース１０／とコ０／、１Ｉ００と’１０／
、１０／とダｏｉおよびコθ／とダ００の組合せの範囲
内である。
メモリ制御装置１１０．コ１０との間のみ傍続された例
を示したが、システム構成の自由度を持たせるために、
他のメモリ制御装置間とのメモリアクセスインク７エー
スダθθ、 ｌＩＯ／を物理的に設置することも可能で
あるが、同時に装置間接続が論理的に有効であり得るの
はインタフェース１０／とコ０／、１Ｉ００と’１０／
、１０／とダｏｉおよびコθ／とダ００の組合せの範囲
内である。
また、以上ではメモリ制御装置内にキャッシュメモリが
設置されている場合を説明したが、キャッシュメモリが
設置されてなくて入出力制御装置の台数が多いシステム
でもメモリアクセスインタフェースを削減する目的で本
発明のような構成をとることが可能である。
設置されている場合を説明したが、キャッシュメモリが
設置されてなくて入出力制御装置の台数が多いシステム
でもメモリアクセスインタフェースを削減する目的で本
発明のような構成をとることが可能である。
（６）発明の詳細な説明
本発明は、以上説明したように、ストアイン方式のキャ
ッシュメモリをメモリ制御装置内に有するマルチプロセ
ッサ構成の情報処理システムにおいて、メモリ制御装置
内にメモリアクセスインタフェースを設置することによ
り、システム全体でのメモリアクセスインタフェース数
ヲ少ｆｘ＜シ、ハードウェアの負担を軽減することを可
能とする。
ッシュメモリをメモリ制御装置内に有するマルチプロセ
ッサ構成の情報処理システムにおいて、メモリ制御装置
内にメモリアクセスインタフェースを設置することによ
り、システム全体でのメモリアクセスインタフェース数
ヲ少ｆｘ＜シ、ハードウェアの負担を軽減することを可
能とする。
第１図は従来システムにおけるシステム構成ブロック図
、第一図は本発明を適用した装置におけるシステム構成
の一実施例を示すブロック図である。 １００ 、λｏｏ・・・主メモリ装置、ｉｉｏ、、２１
ｏ・・・メモリ制御装置、／／！、 ２０；・・・キャ
ッシュメモリ、／！０ 、コｇｏ ・・・演算制御装置
、ｉ３ｏ 、 ｉ、ｙｔ 、 ａ３ｏ 。 コ３／・・・入出力制御装置 特杵出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部
、第一図は本発明を適用した装置におけるシステム構成
の一実施例を示すブロック図である。 １００ 、λｏｏ・・・主メモリ装置、ｉｉｏ、、２１
ｏ・・・メモリ制御装置、／／！、 ２０；・・・キャ
ッシュメモリ、／！０ 、コｇｏ ・・・演算制御装置
、ｉ３ｏ 、 ｉ、ｙｔ 、 ａ３ｏ 。 コ３／・・・入出力制御装置 特杵出願人 日本電気株式会社 代 理 人 弁理士 熊谷雄太部
Claims (1)
- 複数の主メモリ装置と複数のメモリ制御装置と複数の演
算制御装置と複数の入出力制御装置とを含む情報処理シ
ステムにおいて、ノつの演算制御装置は各メモリ制御装
置とメモリアクセスインタフェースを有し、１つの入出
力制御装置は１つのメモリ制御装置とメモリアクセスイ
ンタフェースを有し、１つの主メモリ装置は有効状態に
あるインタフェースとしては７つのメモリ制御装置とメ
モリアクセスインタフェースを有し、さらに各メモリ制
御装置間に相互にメモリアクセスインタフェースを有し
、上記メモリ制御装置は上記メモリ制御装置と上記メモ
リアクセスインタフェースを有する上記入出力制御装置
からのメモリアクセス要求が他のメモリ制御装置Ｎと有
効状態にあるメモリアクセスインタフェースを持つ主メ
モリ装置に対応するものであるときには上記メモリ制御
装置からメモリ制御装置Ｎに対しメモリアクセス要求を
行なう機能を有することを特徴とした情報処理システム
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130271A JPS6022260A (ja) | 1983-07-19 | 1983-07-19 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58130271A JPS6022260A (ja) | 1983-07-19 | 1983-07-19 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6022260A true JPS6022260A (ja) | 1985-02-04 |
Family
ID=15030303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58130271A Pending JPS6022260A (ja) | 1983-07-19 | 1983-07-19 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6022260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136843A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | マルチプロセツサシステム |
-
1983
- 1983-07-19 JP JP58130271A patent/JPS6022260A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60136843A (ja) * | 1983-12-26 | 1985-07-20 | Hitachi Ltd | マルチプロセツサシステム |
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