JPS6227849A - 端末制御装置 - Google Patents
端末制御装置Info
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- JPS6227849A JPS6227849A JP16818585A JP16818585A JPS6227849A JP S6227849 A JPS6227849 A JP S6227849A JP 16818585 A JP16818585 A JP 16818585A JP 16818585 A JP16818585 A JP 16818585A JP S6227849 A JPS6227849 A JP S6227849A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
端末制御基板を２系統の制御チャネルから制御できる端
末制御装置において、各基板と制御チャネル間のバスな
どの接続構成を簡易にした端末制御装置である。
末制御装置において、各基板と制御チャネル間のバスな
どの接続構成を簡易にした端末制御装置である。
［産業上の利用分野］
本発明は複数の端末と接続している端末制御基板を２系
統のホストコンピュータから例えばデュアル制御すると
きの端末制御装置に関する。
統のホストコンピュータから例えばデュアル制御すると
きの端末制御装置に関する。
［従来の技術］
第３図に示す従来の装置において、ＩＡ、ＩＢはＡ系統
、Ｂ系統のホストシステムバス、２Ａ、２Ｂは制御チャ
ネル、３１．３２は接続バスで制御信号バス、データバ
ス、アドレスバスを一括していう。４１〜４４− は端
末制御基板、５１〜５ｎは端末を示す。即ち複数の端末
５１〜５ｎが１つの端末制御基板に接続され、該端末制
御基板を介してＡ、Ｂ何れかの系統のホストコンピュー
タにより制御されている。通常はデュアル制御であって
、各ホストコンピュータが大略半分ずつの端末を制御し
、若し異常状態が発生したときは、正常の方のホストが
全体の端末を制御する。また制御チャネルと端末制御基
板には、それぞれマイクロプロセッサを具備し、各種の
動作制御を行っている。端末制御基板４１にダイレクト
メモリアクセス部４１−１を具備し、端末と主記憶装置
（図示せず）間のデータ授受を行っている。
、Ｂ系統のホストシステムバス、２Ａ、２Ｂは制御チャ
ネル、３１．３２は接続バスで制御信号バス、データバ
ス、アドレスバスを一括していう。４１〜４４− は端
末制御基板、５１〜５ｎは端末を示す。即ち複数の端末
５１〜５ｎが１つの端末制御基板に接続され、該端末制
御基板を介してＡ、Ｂ何れかの系統のホストコンピュー
タにより制御されている。通常はデュアル制御であって
、各ホストコンピュータが大略半分ずつの端末を制御し
、若し異常状態が発生したときは、正常の方のホストが
全体の端末を制御する。また制御チャネルと端末制御基
板には、それぞれマイクロプロセッサを具備し、各種の
動作制御を行っている。端末制御基板４１にダイレクト
メモリアクセス部４１−１を具備し、端末と主記憶装置
（図示せず）間のデータ授受を行っている。
［発明が解決しようとする問題点］
このとき端末制御基板４１などの入出力信号線は極めて
多数となっている。即ち異常状態を考慮しＡ系統、Ｂ系
統と２系統分のバスと接続しておくため、接続コネクタ
端子４１−２の端子数を２倍必要とし、バンクパネル特
に端子板の設計製作が複雑面倒となった。当然接続バス
の値段も高くついた。
多数となっている。即ち異常状態を考慮しＡ系統、Ｂ系
統と２系統分のバスと接続しておくため、接続コネクタ
端子４１−２の端子数を２倍必要とし、バンクパネル特
に端子板の設計製作が複雑面倒となった。当然接続バス
の値段も高くついた。
若しバスを増加させないときはデータの転送速度を半分
とすることもできるが、それでは長時間を要し、更にホ
ストコンピュータの方で２回分のデータを一緒にするよ
うな余計な処理を必要とした。
とすることもできるが、それでは長時間を要し、更にホ
ストコンピュータの方で２回分のデータを一緒にするよ
うな余計な処理を必要とした。
本発明の目的は前述の欠点を改善するため、制御チャネ
ル内にキャッシュストレージ部を具備し、簡易な構造の
端末制御基板により構成できる端末制御装置を提供する
ことにある。
ル内にキャッシュストレージ部を具備し、簡易な構造の
端末制御基板により構成できる端末制御装置を提供する
ことにある。
Ｅ問題点を解決するための手段］
前述の問題点を改善するため本発明が採用した手段は、
複数の端末と接続している端末制御基板を２系統の制御
チャネルから接続バスを介してデータの転送制御ができ
るように構成された端末制御装置において、 各制御チャネルにはプロセッサと、キャッシュストレー
ジ部と、ダイナミックアクセス部とを具備し、 各端末とのデータ転送は前期キャッシュストレージ部を
介して行うことである。
複数の端末と接続している端末制御基板を２系統の制御
チャネルから接続バスを介してデータの転送制御ができ
るように構成された端末制御装置において、 各制御チャネルにはプロセッサと、キャッシュストレー
ジ部と、ダイナミックアクセス部とを具備し、 各端末とのデータ転送は前期キャッシュストレージ部を
介して行うことである。
［作用］
端末制御基板と制御チャネル間のデータ転送は、従来の
２倍の時間をかけてゆっくりと転送することで良く、制
御チャネルと主記憶装置間は従来と同時間で転送する。
２倍の時間をかけてゆっくりと転送することで良く、制
御チャネルと主記憶装置間は従来と同時間で転送する。
即ち前者転送に使用するバスは従来の半分の容量で済む
。
。
［実施例］
第１図は本発明の実施例の構成を示す図で、ＩＡ、ＩＢ
はＡ系統、Ｂ系統のホストシステムバス、２Ａ、２Ｂは
制御チャネル、３３．３４は接続バスで従来のバス３１
．３２と比較し特にデータバスの伝送容量が半分のもの
、例えばデータバス線数を半分としたもの、４１．４２
・・・・・・・は端末制御基板で、端末制御装置の主要
部となるもの、５１〜５ｎは端末を示す。２１はチャネ
ルバス、２２はチャネルマイクロプロセッサ、２３はキ
ャッシュストレージ部、２４はダイナミックアクセス部
を示している。
はＡ系統、Ｂ系統のホストシステムバス、２Ａ、２Ｂは
制御チャネル、３３．３４は接続バスで従来のバス３１
．３２と比較し特にデータバスの伝送容量が半分のもの
、例えばデータバス線数を半分としたもの、４１．４２
・・・・・・・は端末制御基板で、端末制御装置の主要
部となるもの、５１〜５ｎは端末を示す。２１はチャネ
ルバス、２２はチャネルマイクロプロセッサ、２３はキ
ャッシュストレージ部、２４はダイナミックアクセス部
を示している。
端末５１〜５ｎの中の成る端末からＡ系統のホストコン
ピュータの制御により主記憶装置へデータを送る場合を
説明する。端末制御基板４１内のダイレクトメモリアク
セス部４１−１は端末からのデータを接続バス３３によ
り、まずキャッシュストレージ部２３の第１バンク２３
−１ （第２図参照）に送る。このときは１／２ワード
の転送であるから、続いて残りのワードをキャッシュス
トレージ部２３の第２バンク２３−２に送る。第２図は
このときのキャッシュストレージ部２３とそれに対する
データ１６ビツトと制御信号の印加を示す図である。
ピュータの制御により主記憶装置へデータを送る場合を
説明する。端末制御基板４１内のダイレクトメモリアク
セス部４１−１は端末からのデータを接続バス３３によ
り、まずキャッシュストレージ部２３の第１バンク２３
−１ （第２図参照）に送る。このときは１／２ワード
の転送であるから、続いて残りのワードをキャッシュス
トレージ部２３の第２バンク２３−２に送る。第２図は
このときのキャッシュストレージ部２３とそれに対する
データ１６ビツトと制御信号の印加を示す図である。
第２図において２３−１は第１バンク、２３−２は第２
バンク、Ｃ８は各バンクのチップセレクト端子、ＡＢは
アドレスバスの最下位ビット、ＢＨはデータバスの上位
８ビツトをアクセスする信号、ＤＭはダイレクトメモリ
アクセス部４１−１がダイレクトメモリアクセス動作を
行っていることを示す信号、ＤＢ００〜０７はデータバ
ス下位８ビツト、ＤＢ０８〜１６はデータバス上位８ビ
ツトを示す。
バンク、Ｃ８は各バンクのチップセレクト端子、ＡＢは
アドレスバスの最下位ビット、ＢＨはデータバスの上位
８ビツトをアクセスする信号、ＤＭはダイレクトメモリ
アクセス部４１−１がダイレクトメモリアクセス動作を
行っていることを示す信号、ＤＢ００〜０７はデータバ
ス下位８ビツト、ＤＢ０８〜１６はデータバス上位８ビ
ツトを示す。
信号ＤＭによりまずバンク２３−１に上位８ビツトが転
送され、次にバンク２３−２に下位８ビツトが転送され
る。下位８ビツトの転送の時はアドレスバスの最下位ビ
ットをチップセレクト信号として使用する０次に制御チ
ャネル２Ａのダイレクトメモリアクセス部２４はキャッ
シュストレージ２３の第１・第２バンクのデータを主記
憶装置（図示せず）へ同時にフルワードで転送する。
送され、次にバンク２３−２に下位８ビツトが転送され
る。下位８ビツトの転送の時はアドレスバスの最下位ビ
ットをチップセレクト信号として使用する０次に制御チ
ャネル２Ａのダイレクトメモリアクセス部２４はキャッ
シュストレージ２３の第１・第２バンクのデータを主記
憶装置（図示せず）へ同時にフルワードで転送する。
主記憶装置のデータを端末へ転送するときは、キャッシ
ュストレージ部２３へ投書にフルワードで転送しておき
、次いで端末制御基板４１内のダイレクトメモリアクセ
ス部４１−１に対し１／２ワード転送を行う。端末はそ
の後に所定データを受は取る。
ュストレージ部２３へ投書にフルワードで転送しておき
、次いで端末制御基板４１内のダイレクトメモリアクセ
ス部４１−１に対し１／２ワード転送を行う。端末はそ
の後に所定データを受は取る。
［発明の効果］
このようにして本発明によると、端末制御基板と、制御
チャネル間の接続バスの容量は従来の半分程度に少なく
することができ、更に長時間処理でも良いときは１／３
の容量とすることもできる。
チャネル間の接続バスの容量は従来の半分程度に少なく
することができ、更に長時間処理でも良いときは１／３
の容量とすることもできる。
またホストコンピュータは分割転送されて来たデータに
ついて、一括するような処理を行わないから、データ転
送について余計な負荷とならない。
ついて、一括するような処理を行わないから、データ転
送について余計な負荷とならない。
そして端末制御基板のコネクタが格別増加することはな
い、などの効果を有する。
い、などの効果を有する。
第１図は本発明の実施例の構成を示す図、第２図は第１
図中のキャッシュストレージ部の部分的構成を示す図、 第３図は従来の端末制御基板の周囲を示す図である。 ＩＡ、２Ａ−ホストシステムバス ２Ａ、２Ｂ・・・−制御チャネル ３１．３２，３３．３４−接続バス ４１〜４４・・・一端末制御基板 ５１〜５ｎ・・・・端末 ２２−チャネルマイクロプロセッサ ２３−キャッシュストレージ部 ２４−ダイナミックアクセス部
図中のキャッシュストレージ部の部分的構成を示す図、 第３図は従来の端末制御基板の周囲を示す図である。 ＩＡ、２Ａ−ホストシステムバス ２Ａ、２Ｂ・・・−制御チャネル ３１．３２，３３．３４−接続バス ４１〜４４・・・一端末制御基板 ５１〜５ｎ・・・・端末 ２２−チャネルマイクロプロセッサ ２３−キャッシュストレージ部 ２４−ダイナミックアクセス部
Claims (1)
- 【特許請求の範囲】 複数の端末（５１）・・・（５ｎ）と接続している端末
制御基板（４１）を２系統の制御チャネル（２Ａ）（２
Ｂ）から接続バスを介してデータの転送制御ができるよ
うに構成された端末制御装置において、各制御チャネル
（２Ａ）（２Ｂ）にはプロセッサ（２２）と、キャッシ
ュストレージ部（２３）と、ダイナミックアクセス部（
２４）と を具備し、 各端末とのデータ転送は前期キャッシュストレージ部（
２３）を介して行う ことを特徴とする端末制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16818585A JPS6227849A (ja) | 1985-07-30 | 1985-07-30 | 端末制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16818585A JPS6227849A (ja) | 1985-07-30 | 1985-07-30 | 端末制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6227849A true JPS6227849A (ja) | 1987-02-05 |
Family
ID=15863358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16818585A Pending JPS6227849A (ja) | 1985-07-30 | 1985-07-30 | 端末制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6227849A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384538A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Data transfer control system |
| JPS542635A (en) * | 1977-06-08 | 1979-01-10 | Hitachi Ltd | Input-output control system |
-
1985
- 1985-07-30 JP JP16818585A patent/JPS6227849A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5384538A (en) * | 1976-12-29 | 1978-07-26 | Fujitsu Ltd | Data transfer control system |
| JPS542635A (en) * | 1977-06-08 | 1979-01-10 | Hitachi Ltd | Input-output control system |
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