JPH0498547A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPH0498547A JPH0498547A JP21757490A JP21757490A JPH0498547A JP H0498547 A JPH0498547 A JP H0498547A JP 21757490 A JP21757490 A JP 21757490A JP 21757490 A JP21757490 A JP 21757490A JP H0498547 A JPH0498547 A JP H0498547A
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- JP
- Japan
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- data
- bus
- memory
- cpu
- central processing
- Prior art date
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- Pending
Links
- 230000009977 dual effect Effects 0.000 claims abstract description 12
- 230000010365 information processing Effects 0.000 claims description 11
- 238000000034 method Methods 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置に関し、特に高速データ処理を行
う情報処理装置に関する。
う情報処理装置に関する。
一般に情報処理装置は１台のＣＰＵとメモリで構成され
、メモリのアドレスポートとデータポートは１つしか無
いために処理速度に限界がある。
、メモリのアドレスポートとデータポートは１つしか無
いために処理速度に限界がある。
最近データ量の増加と高速処理の要求が強くなっている
ので、大容量のデータを高速処理する高速処理装置が必
要となってきた。
ので、大容量のデータを高速処理する高速処理装置が必
要となってきた。
従来の情報処理装置は、第２図のブロック図に示すよう
に、中央処理制御装置であるＣＰＵ６、記憶装置である
メモリ７、バス制御装置であるバスコントローラ８、デ
ータ入出力装置であるＩ１０機器９から構成される。こ
こで、メモリ７にはアドレスポートおよびデータポート
が１つしかないためにアドレスバス７Ａとデータバス７
Ｂが１系統のみで構成されている。バスコントローラ８
は、ＣＰＵ６かメモリ７ヘアクセスする時と■／○７０
機器９モリ７ヘアクセス時とでアドレスバス７Ａおよび
データバス７Ｂを時分割に制御を行いデータの処理を行
なっている。したかって大容量のデータ入力が有る場合
には、Ｉ１０機器９からのデータ転送に相当の時間を占
有されるためＣＰＵ６の処理速度が遅れてしまっていた
。
に、中央処理制御装置であるＣＰＵ６、記憶装置である
メモリ７、バス制御装置であるバスコントローラ８、デ
ータ入出力装置であるＩ１０機器９から構成される。こ
こで、メモリ７にはアドレスポートおよびデータポート
が１つしかないためにアドレスバス７Ａとデータバス７
Ｂが１系統のみで構成されている。バスコントローラ８
は、ＣＰＵ６かメモリ７ヘアクセスする時と■／○７０
機器９モリ７ヘアクセス時とでアドレスバス７Ａおよび
データバス７Ｂを時分割に制御を行いデータの処理を行
なっている。したかって大容量のデータ入力が有る場合
には、Ｉ１０機器９からのデータ転送に相当の時間を占
有されるためＣＰＵ６の処理速度が遅れてしまっていた
。
上述した従来の情報処理装置では１台のＣＰＵと、アド
レスポート、データポートが１つのメモリを使用してい
るので、処理速度に限界があり、大量のデータ処理の要
求に対応できなくなる欠点がある。又、何台もの情報処
理装置を使用すると高いコストとスペースを必要とする
。
レスポート、データポートが１つのメモリを使用してい
るので、処理速度に限界があり、大量のデータ処理の要
求に対応できなくなる欠点がある。又、何台もの情報処
理装置を使用すると高いコストとスペースを必要とする
。
本発明の情報処理装置は、複数の中央処理制御装置と、
入出力装置と、少なくとも１つのバス制御回路を内蔵す
るデュアルポートメモリと、前記複数の中央処理制御装
置のいずれかの中央処理装置Ａと入出力装置とが前記デ
ュアルポートメモリへ二系統のアドレスバスならびデー
タバスを介してアクセスするための制御を行うパスコン
トローラとを有する。
入出力装置と、少なくとも１つのバス制御回路を内蔵す
るデュアルポートメモリと、前記複数の中央処理制御装
置のいずれかの中央処理装置Ａと入出力装置とが前記デ
ュアルポートメモリへ二系統のアドレスバスならびデー
タバスを介してアクセスするための制御を行うパスコン
トローラとを有する。
次に、本発明について図面を参照して説明する。
第１図は、本発明の一実施例のブロック図である。第１
図の実施例は、ＣＰＵＩ、２、デュアルポートメモリ３
、バスコントローラ４、Ｉ１０機器５から構成される。
図の実施例は、ＣＰＵＩ、２、デュアルポートメモリ３
、バスコントローラ４、Ｉ１０機器５から構成される。
次に本実施例の動作を説明する。デュアルポートメモリ
は、アドレスポート、データポートをそれぞれ２つ持っ
ているので、アドレスバス３Ａ３Ｂ、データバス３Ｃ，
３Ｄを２系統構成できる。さらに、このデュアルポート
メモリ３はアドレスバス、データバスのバス制御回路３
Ｅを内蔵しており、１チツプのデュアルポートメモリ３
を使用し、ＣＰＵＩでデータ処理をしている時にも、Ｃ
ＰＵ２がこのメモリにアクセスして、データ処理ができ
る。すなわち、ＣＰＵＩ、ＣＰＵ２が並列にデータ処理
を実行する。したかって処理速度が上かり、かつ、■／
○機器５−からの大容量のデータ入力が有る場合に、Ｃ
ＰＵＩ側のバスにデータ転送か占有されても、ＣＰＵ２
がメモリにアクセスしデータの処理を進めることができ
る。
は、アドレスポート、データポートをそれぞれ２つ持っ
ているので、アドレスバス３Ａ３Ｂ、データバス３Ｃ，
３Ｄを２系統構成できる。さらに、このデュアルポート
メモリ３はアドレスバス、データバスのバス制御回路３
Ｅを内蔵しており、１チツプのデュアルポートメモリ３
を使用し、ＣＰＵＩでデータ処理をしている時にも、Ｃ
ＰＵ２がこのメモリにアクセスして、データ処理ができ
る。すなわち、ＣＰＵＩ、ＣＰＵ２が並列にデータ処理
を実行する。したかって処理速度が上かり、かつ、■／
○機器５−からの大容量のデータ入力が有る場合に、Ｃ
ＰＵＩ側のバスにデータ転送か占有されても、ＣＰＵ２
がメモリにアクセスしデータの処理を進めることができ
る。
前述のように、このデュアルポートメモリ３はバス制御
回路３Ｅを内蔵しているので、実装構造がコンパクトで
安価な情報処理装置を構築することが可能となる。
回路３Ｅを内蔵しているので、実装構造がコンパクトで
安価な情報処理装置を構築することが可能となる。
以上説明したように本発明は、バス制御回路を内蔵した
１チツプのデュアルポートメモリに複数個のＣＰＵにア
クセスする複数のバス用ポートを備えることにより、デ
ータ処理時間を短縮し、かつ、実装構造がコンパクトで
安価な情報処理装置を提供できる効果がある。
１チツプのデュアルポートメモリに複数個のＣＰＵにア
クセスする複数のバス用ポートを備えることにより、デ
ータ処理時間を短縮し、かつ、実装構造がコンパクトで
安価な情報処理装置を提供できる効果がある。
る。
１．２．６・・・ＣＰＵ、３・・・デュアルポートメモ
リ、３Ａ、３Ｂ、７Ａ・・アドレスバス、３Ｃ。
リ、３Ａ、３Ｂ、７Ａ・・アドレスバス、３Ｃ。
３Ｄ、７Ｂ・・・データバス、３Ｅ・・・バス制御回路
、４．８・・・コントローラ、５．９・・・Ｉ１０機器
、７・・・メモリ。
、４．８・・・コントローラ、５．９・・・Ｉ１０機器
、７・・・メモリ。
Claims (1)
- 【特許請求の範囲】 １、複数の中央処理制御装置と、入出力装置と、少なく
とも１つのバス制御回路を内蔵するデュアルポートメモ
リと、前記複数の中央処理制御装置のいずれかの中央処
理装置Ａと入出力装置とが前記デュアルポートメモリへ
二系統のアドレスバスならびデータバスを介してアクセ
スするための制御を行うバスコントローラとを有するこ
とを特徴とする情報処理装置。 ２、前記デュアルポートメモリに内蔵されたバス制御回
路が前記中央処理制御装置Ａのほかの中央処理制御装置
とバス接続され、前記中央処理制御装置Ａの処理動作と
併行して独立の処理動作を行うことを特徴とする請求項
１記載の情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21757490A JPH0498547A (ja) | 1990-08-17 | 1990-08-17 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21757490A JPH0498547A (ja) | 1990-08-17 | 1990-08-17 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0498547A true JPH0498547A (ja) | 1992-03-31 |
Family
ID=16706411
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21757490A Pending JPH0498547A (ja) | 1990-08-17 | 1990-08-17 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0498547A (ja) |
-
1990
- 1990-08-17 JP JP21757490A patent/JPH0498547A/ja active Pending
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