JPS6347856A

JPS6347856A - メモリシステム

Info

Publication number: JPS6347856A
Application number: JP19125886A
Authority: JP
Inventors: Naoko Ito; 直子伊東; Toshio Murai; 村井　俊雄
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1986-08-15
Filing date: 1986-08-15
Publication date: 1988-02-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明は、複数ポートを持つメモリシステムに係わり
、特にデータビット長の異なるプロセッサ同士を結合す
るためのメモリシステムに関する。

（従来の技術）マルチプロセッサの結合方式としては、種々の方式が知
られているが、デュアルポートメモリを使用した共有メ
モリ結合が一番密な結合を実現できるという利点がある
。

このデュアルポートメモリシステムは、１つのメモリに
２つのポートを設けて２つ゛のプロセッサからのアクセ
スを可能にし、これらプロセッサでメモリ空間を共有す
るようにしたもので、特に同じビット幅を持つプロセッ
サ同士を結合するには極めて有効な手段となる。

ところで、最近、例えば交換機等において１６ビツトＣ
ＰＵと８ビツトＣＰＵのようにデータビット幅の異なる
プロセッサ同士をデュアルポートメモリを用いて結合す
る用途が増えてきた。この場合、従来は第４図に示すよ
うに、デュアルポートメモリ１の各ポートのデータ幅を
、データ幅の小さいプロセッサ（８ビツトＣＰＵ２）に
合わせて構成されていた。

しかしながら、このような構成であると、第５図に示す
ように、データ幅の大きな１６ビツトＣＰＵ３側からの
１６ビツトデータが８ビツトメモリの２つのアドレスで
示される空間を専有することになるので、１６ビツトＣ
ＰＵ３側からデュアルポートメモリ１を見た場合、偶数
番地或は奇数番地というようにアドレスが連続的に構成
されなくなる。このため、１６ビツトＣＰＵ３からデュ
アルポートメモリ１にアクセスする場合、アドレスを１
つおきに指定しなくてはならず、ソフトウェアの負担が
増すという間通があった。

これに対し、１６ビツトＣＰＵ３と８ビツトデユアルポ
ートメモリ１との間にアドレス変換手段を介在させるこ
とによって１６ビツトＣＰＵ３からデュアルポートメモ
リ１を見た時のアドレスを連続的に構成することも考え
られる。この場合には上記アドレス変換手段にデュアル
ポートメモリ１の最下位アドレスを発生させるための手
段を備える必要がある。

しかし、このようなアドレス変換手段を設けた場合には
、１６ビツトＣＰＵ３からの１回のアドレス指定に対し
、デュアルポートメモリ１に対するリード／ライト動作
を２回行わなくてはならず、極めて複雑な操作を必要と
し、ハード構成が複雑化するという問題があった。

（発明が解決しようとする問題点）このように、従来、異なるデータ幅を持つプロセッサを
複数のポートを持つメモリに接続する場合、ソフトウェ
アに大きな負担がかかったり、ハード構成が複雑化する
という欠点があった。

この発明は、上述した従来の欠点を解決すべくなされた
もので、データビット幅の異なるプロセッサを接続する
複数ポートを有するメモリシステムにおいて、ソフトウ
ェアに負担をかけることがなく、シかもハードウェアの
複雑化を招くことのないメモリシステムを提供すること
を目的とする。

［発明の構成コ（問題点を解決するための手段）この発明は、データビット数の異なる複数のマイクロプ
ロセッサを夫々異なるポートを介して接続し、上記各マ
イクロプロセッサが共用するメモリ空間を提供するメモ
リシステムにおいて、使用するメモリとして最大のデー
タビット数のポートに統一されたメモリを用い、前記ポ
ートのビット数よりも少ないビット数の上記マルチプロ
セッサからのデータは、データビット数変換手段を介し
て上記メモリに与えることにより、該マイクロプロセッ
サからのアドレスの下位ビットで前記メモリの同一のア
ドレス空間に振分けて格納するようにしたことを特徴と
している。

（作用）本発明では、メモリのポートを異なるビット数のうち最
大ビット数に統一しているので、特定のマイクロプロセ
ッサからのデータがメモリの複数のアドレス空間にまた
がって格納されることはない。データ数の小さなプロセ
ッサからのデータは、データビット数変換手段によって
メモリの同一アドレス空間に振分けて格納される。この
振分けは、該マイクロプロセッサの下位アドレスによっ
て行われるので、１つのアドレスが与えられると、デー
タは、該アドレスの上位ビットで定まるメモリアドレス
の空間の、同下位アドレスで指定された位置に格納され
る。このようなアドレスの与え方であれば、ビット数の
少ないマイクロプロセッサからメモリを見た場合のアド
レスを連続的に構成することができ、しかもマイクロプ
ロセッサからの１つのアクセス動作でメモリのリード／
ライト動作も１回となる。

（実施例）以下、図面を参照しながら本発明の一実施例について説
明する。

第１図は本実施例に係るメモリシステムの構成を示す図
である。このメモリシステム１１は、１６ビツトデユア
ルポートメモリシステム（以下ｒＤＰＭＳＪと呼ぶ）１
２と、この１６ビツトＤＰＭＳ１２の一方のポート１３
に接続されたデータビット数変換回路１４とで構成され
ている。

そして、このデータビット数変換回路１４を介して１６
ビツトＤＰＭＳ１２の上記一方のポート１３に８ビツト
ＣＰＵＩ　５が接続され、１６ビツトＤＰＭＳ　１２の
他方のポート１６に直接１６ビツトＣＰＵ１７が接続さ
れている。

上記１６ビツトＤＰＭＳ　１２は、１６ビツトメモリ２
１と、この１６ビツトメモリ２１の２つの１６ビツト幅
のポート１３．１６にそれぞれ設けられた１６ビツトの
データバッファ２２．２３及びアドレス、コントロール
データのためのバッファ２４．２５と、２つのポート１
３．１６に同時にデータが入力されるのを防止するため
の調停回路２６とで構成されている。

上記データビット数変換回路１４は、この発明の要部と
なる部分で、例えば第２図に示すように構成されている
。即ち、８ビツトＣＰＵ１５からの８ビツトデータは、
データバスＤＢを介して２つのバスバッファ３１．３２
に入力されている。

また、これらバスバッファ３１．３２のイネーブル端子
Ｅには、アドレスバスＡＤの最下位ビットＡｏ及びこの
最下位ビットＡｎをインバータ３３で反転した信号が各
別に与えられている。バスバッファ３１に保持されたデ
ータは、１６ビツトのデータバッファ１３の下位８ビツ
トのデータＤＱ〜Ｄ７のバスに与えられており、また、
バスバッファ３２に保持されたデータは、１６ビツトの
データバッファ２２の上位８ビツトＤ８〜Ｄｔ６のバス
に与えられている。

一方、アドレスバスＡＢの上位ビットＡｒｔ〜Ａ１及び
コントロールバスＣＢは、そのままバッファ２４に与え
られている。

以上の構成において、１６ビツトＣＰＵＩ　７から１６
ビツトＤＰＭＳ１２にアクセスをする場合には、メモリ
２１が１６ビツトであるため、メモリの１つのアドレス
と１６ビツトＣＰＵ１７のアドレスとを１対１に対応さ
せることができる。このため、第３図（ａ）に示すよう
に、１６ビツトＣＰＵ１７からメモリシステム１１を見
た時のアドレスを連続的に構成することができる。

一方、８ビツトＣＰＵ１５から１６ビツトＤＰＭＳ１２
にアクセスする場合には、８ビツトＣＰＵＩ　５のアド
レスと１６ビツトメモリ２１のアドレスとは１対１には
対応しない。この時には、８ビツトＣＰＵ１５からのア
ドレスの上位ビットＡｎ＝Ａｔで１６ビツトメモリ２１
のアドレスが指定され、同時に８ビツトＣＰＵ１５から
のアドレスのうち最下位ビットＡＤでバスバッファ３１
゜３２のいずれか一方が選択される。この結果、８ビツ
トＣＰＵ１５からの８ビツトデータは、偶数アドレスの
場合にはバスバッファ３１に保持され、奇数アドレスの
場合にはバスバッファ３２に保持される。従って、１６
ビツトメモリ２１には、第３図（ｂ）に示すように８ビ
ツトＣＰＵＩ　５からのアドレスが奇数であるか偶数で
あるかによって、１つのアドレスの空間の上位／下位８
ビツトに８とットデータが振分は格納されることになる
。

そして、この場合にも、８ビツトＣＰＵ１５からメモリ
システム１１を見た場合にアドレスが連続して構成され
ており、しかも１６ビツトメモリ２１は、８ビツトＣＰ
ＵＩ　５．１６ビツトＣＰＵ１７のメモリシステム１１
への１回のアクセスに対して１回のリード／ライトを行
うのみである。

なお、以上は一例としてデュアルポートメモリを用いた
実施例について述べたが、本発明はポートの数が更に増
えた場合でも適用可能であることは言うまでもない。ま
た、マイクロプロセッサのデータビット数も上述した例
に限定されるものでないことは勿論である。

［発明の効果］以上述べたように、この発明によれば、最大のデータビ
ット数のポートに統一されたメモリを用い、データビッ
ト数の小さなマイクロブロセッサからのデータをデータ
ビット数変換手段と該プロセッサからの下位アドレスと
によってメモリの１つのアドレス空間に振分けて格納す
るようにしているので、どのマイクロプロセッサからメ
モリを見てもアドレスを連続的に構成することができ、
しかもマイクロプロセッサの１回のアクセスによってメ
モリのり一ド／ライト動作は１回行われるのみである。

したがって、この発明によれば、ソフトウェアの負担を
軽減でき、ハード構成の複雑を招くことのないメモリシ
ステムを提供することができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るメモリシステムの構成
を示すブロック図、第２図は同装置におけるデータビッ
ト数変換回路の構成を示すブロック図、第３図は同装置
における１６ビツトメモリのアドレス空間を説明するた
めの図、第４図は従来のデュアルポートメモリシステム
の構成を示すブロック図、第５図は同システムにおける
メモリのアドレス空間を説明するための図である。１・・・デュアルポートメモリ、２．１５・・・８ピツ
）ＣＰＵ、　　　３．　　　１７　　・・・　　１　６
　　ビ　・ソ　　ト　　ＣＰＵ、　　　　１１　　・・
・メモリシステム、１２・・・１６ビツトデユアルポー
トメモリシステム、１３．１６・・・ポート、１４・・
・データビット数変換回路、２１・・・１６ビツトメモ
リ、２２．２３・・・データバッファ、２４．２５・・
・バッファ、２６・・・調停回路。出願人代理人　弁理士　鈴江武彦第２図第３図ｍ５図

Claims

【特許請求の範囲】

（１）複数のポートを備え、データビット数の異なる複
数のマイクロプロセッサを夫々異なるポートを介して接
続するとともに、上記各マイクロプロセッサが共用する
メモリ空間を提供するメモリシステムにおいて、前記異なるデータビット数のうち最大のデータビット数
に統一されたポートを持つメモリと、前記ポートのビッ
ト数よりも少ないビット数の上記マルチプロセッサから
のデータを該マイクロプロセッサからのアドレスの下位
ビットで前記メモリの同一のアドレス空間に振分けて格
納するデータビット数変換手段とを具備したことを特徴
とするメモリシステム。
（２）前記データビット数変換手段は、前記ポートのビ
ット数よりも少ないビット数の上記マルチプロセッサか
らのデータを並列的に保持する複数のバスバッファ回路
と、これら複数のバスバッファ回路のうちの一つを上記
マイクロプロセッサのアドレスの下位ビットで選択する
手段とで構成されたものであることを特徴とする特許請
求の範囲第１項記載のメモリシステム。