JPH0432950A - バス制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、コンピュータシステム、通信制御装置または
計測機等に使用されるバス制御装置に関する。

従来の技術 第６図は従来のコンピュータシステムにおけるバス制御
装置の構成を示している。第６図において、１１は第１
システムバス、１２は第２システムバスであり、転送能
力と信頼性の向上を目的として２重化され、他の装置と
接続されている。１３は第１システムバス１１にアクセ
スするための第１バス・インタフェース、１４は第２シ
ステムバス１２にアクセスするための第２バス・インタ
フェースである。１５は内部アドレスバスであり、ＡＤ
ビットの内部アドレスバス１５１およびＡ１１ｌ−ＡＩ
ビットの内部アドレスバス１５２とからなる。１６は内
部データバス、１７は内部コントロールバスであり、こ
れらは内部アドレスバス１５とともに内部バス１８を構
成する。１９は内部アドレスバス１５１と第２バス・イ
ンタフェース１４との間に接続された反転回路である。

次に上記従来例の動作について説明する。第６図におい
て、第１システムバス１１から本装置に書き込みまたは
読み出しの要求が来ると、第１バス・インタフェース１
３は、内部バス１８に書き込み要求を出して、第１シス
テムバス１１上のデータを内部バス１８に送出し、また
は内部バス１８に読み出し要求を出して読み出したデー
タを第１システムバス１１に送出する。また、第２シス
テムバス１２から本装置に書き込みまたは読み出しの要
求が来ると、第２バス・インタフェース１４は、内部バ
ス１８に書き込み要求を出して、第２システムバス１２
上のデータを内部バス１８に送出し、または内部バス１
８に読み出し要求を出して読み出したデータを第２シス
テムバス１２に送出する。第１および第２システムバス
１１．１２から同時に書き込みまたは読み出しの要求が
来ると、第１および第２バス・インタフェース１３．１
４は、内部バス１８の調停機能を使って交互に内部バス
１８とそれぞれに対応するシステムバス１１または１２
の間の書き込み動作または読み出し動作を行なう。

次に、本装置から他装置へアクセスするときの動作につ
いて説明する。内部バス１８からシステムバス１１また
は１２へのアクセスが要求されると、バス・インタフェ
ース１３および１４は、内部アドレスバス１５の３２ビ
ツトのうちＡＯの値に従ってどちらがアクセスするかを
決定する。すなわち、第２バス・インタフェース１４に
は反転回路１９によって内部アドレス１５１のＡＯビッ
トが反転されて入力されるため、内部アドレス１５１が
“１”のときは第１バス・インタフェース１３がアクセ
スし、内部アドレス１５１が“Ｏ”のときは第２バス・
インタフェース１４がアクセスする。したがって、第６
図のバス制御装置は、奇数アドレスのときは第１システ
ムバス１１を使用し、偶数アドレスのときは第２システ
ムバス１２を使用することになる。

このように、上記従来のバス制御装置でも、２つのシス
テムバスを偶数アドレス用と奇数アドレス用とに固定し
ておくことによりインタリーブすることができる。

発明が解決しようとする課題 しかしながら、上記従来のバス制御装置では、複数のシ
ステムバスをアドレス情報によって固定的に使い分ける
ため、場合によっては１つのシステムバスばかりアクセ
スされ、他のシステムバスは殆ど使用されないことがあ
り、使用効率や転送能力が低下するという問題があった
。また、システムバスに接続される装置構成が変わって
も、インタリーブ方法を柔軟に変更することができない
という問題があった。

本発明は、このような従来の問題を解決するものであり
、複数のシステムバスにそれぞれ対応して内部バスとの
間に設けられた複数のバス−インタフェースを備え、複
数のシステムバスを使用状況に応じて柔軟に使い分ける
ことによって使用効率を上げることができ、またシステ
ムバスに接続される装置構成によって容易にインタリー
ブ方法を変えることのできる優れたバス制御装置を提供
することを目的とする。

課題を解決するための手段 本発明の請求項（１）記載の発明は、１つ以上のビット
から構成されるアドレス信号のビット番号を１つ以上指
定することができ、指定されたビット番号のアドレス信
号のビットの値に従って複数のバス・インタフェースに
選択的にアクセスの要求を出すインタリーブ制御手段を
備えたものである。

本発明の請求項（２）記載の発明は、複数のシステムバ
スを調べ、使用されていないシステムバスを選択してそ
れに対応するバス・インタフェースにアクセスの要求を
出すインタリーブ制御手段を備えたものである。

本発明の請求項（３）記載の発明は、複数のシステムバ
スを監視し、最も使用率の低いシステムバスを選択して
それに対応するバス・インタフェースにアクセスの要求
を出すインタリーブ制御手段を備えたものである。

本発明の請求項（４）記載の発明は、複数のシステムバ
スにアクセスするときに使用したアドレス信号を監視し
、アドレス信号の複数のビットのうち最も頻繁に変化し
て“０”と“１″の現れる割合が等しかった１つ以上の
ビットの番号を選択し、それらのビット番号のアドレス
信号のビットの値に従って複数のバス争インタフェース
に選択的にアクセスの要求を出すインタリーブ制御手段
を備えたものである。

作用 請求項（１）記載の発明は、上記のような構成により次
のような作用を有する。すなわち、システムバスから書
き込みまたは読み出しの要求が来ると、それぞれのシス
テムバスに対応するバス会インタフェースが、システム
バス上のデータの取り込みまたはシステムバスへのデー
タの送出を各バス拳インタフェース毎に独立して行なう
。また、システムバスヘアクセスする場合は、内部バス
のアドレス信号のビット番号を１つ以上インタリーブ制
御手段に指示することによって、インタリーブ制御手段
が指示されたビット番号のアドレス信号のビットの値に
従って複数のバス・インタフェースに選択的にアクセス
の要求を出す。

二のように請求項（１）記載の発明によれば、他装置か
ら本装置へのアクセスまたは本装置から他装置へのアク
セスとも、複数のシステムバスをインタリーブして使用
することができるという効果を有する。

また、請求項（２）記載の発明は、上記のような構成に
より次のような作用を有する。すなわち、システムバス
から書き込みまたは読み出しの要求が来ると、それぞれ
のシステムバスに対応するバス・インタフェースが、シ
ステムバス上のデータの取り込みまたはシステムバスへ
のデータの送出を各バス・インタフェース毎に独立して
行なう。また、システムバスヘアクセスする場合は、イ
ンタリーブ制御手段が複数のシステムバスを調べ、使用
されていないシステムバスを選択してそれに対応するバ
ス・インタフェースにアクセスの要求を出す。

このように請求項（２）記載の発明によれば、他装置か
ら本装置へのアクセスまたは本装置から他装置へのアク
セスとも、複数のシステムバスをインタリーブして使用
することができるという効果を有する。

また、請求項（３）記載の発明は、上記のような構成に
より次のような作用を有する。すなわち、システムバス
から書き込みまたは読み出しの要求が来ると、それぞれ
のシステムバスに対応するバス会インタフェースが、シ
ステムバス上のデータの取り込みまたはシステムバスへ
のデータの送出を各バス会インタフェース毎に独立して
行なう。また、システムバスヘアクセスする場合は、イ
ンタリーブ制御手段が複数のシステムバスを監視し、使
用率の最も低いシステムバスを選択してそれに対応する
バス・インタフェースにアクセスの要求を出す。

このように請求項（３）記載の発明によれば、他装置か
ら本装置へのアクセスまたは本装置から他装置へのアク
セスとも、複数のシステムバスをインタリーブして使用
することができるという効果を有する。

また、請求項（４）記載の発明は、上記のような構成に
より次のような作用を有する。すなわち、システムバス
から書き込みまたは読み出しの要求が来ると、それぞれ
のシステムバスに対応するバス・インタフェースが、シ
ステムバス上のデータの取り込みまたはシステムバスへ
のデータの送出を各バス・インタフェース毎に独立して
行なう。また、システムバスヘアクセスする場合は、イ
ンタリーブ制御手段がシステムバスにアクセスするとき
のアドレス信号を監視し、アドレス信号の複数のビット
のうち最も頻繁に変化して“Ｏ”と“１”の現れる割合
が等しかった１つ以上のビットの番号を選択し、それら
のビット番号のアドレス信号のビットの値に従って複数
のバス嗜インタフェースに選択的にアクセスの要求を出
す。

このように請求項（４）記載の発明によれば、他装置か
ら本装置へのアクセスまたは本装置から他装置へのアク
セスとも、複数のシステムバスをインタリーブして使用
することができるという効果を有する。

実施例 以下、本発明の実施例について説明する。各実施例は、
第６図に示した従来例と同様な構成を備えているので、
同様な要素には同様な符号を付して説明する。

実施例１ 第１図は本発明の第１実施例におけるバス制御装置の構
成を示している。第１図において、１１は第１システム
バス、１２は第２システムバスであり、転送能力と信頼
性の向上を目的として２重化され、他の装置と接続され
ている。１３は第１システムバス１１にアクセスするた
めの第１バス・インタフェース、１４は第２システムバ
ス１２にアクセスするための第２バス・インタフェース
である。１５は内部アドレスバス、１６は内部データバ
ス、１７は内部コントロールバスであり、これらによっ
て内部バス１８が構成されている。２０は内部バス１８
と第１および第２バス・インタフェース１３および１４
との間に接続されて、第１バス・インタフェース１３と
第２バス赤インタフエース１４とにアクセスの要求を出
すインタリーブ制御装置である。

第２図は上記インタリーブ制御装置２０の構成を示して
いる。第２図において、２１は複数のビットからなる内
部アドレスバス１５のアドレス信号のうち１つのビット
の番号を記憶するインタリーブ・アドレス・ビット・レ
ジスタである。２２はインタリーブ・アドレス争ビット
ーレジスタ２１の出力によって指定されたビット番号に
従って、内部アドレスバス１５から１つのビットの値を
選択して出力するセレクタである。２３はセレクタ２２
と第２バス・インタフェース１４との間に接続された反
転回路である。

次に上記第１実施例の動作について説明する。

第１図において、第１システムバス１１から本装置に書
き込みまたは読み出しの要求が来ると、第１バス・イン
タフェース１３は、内部バス１８に書き込み要求を出し
て、第１システムバス１１上のデータを内部バス１８に
送出し、または内部バス１８に読み出し要求を出して読
み出したデータを第１システムバス１１に送出する。ま
た、第２システムバス１２から本装置に書き込みまたは
読み出しの要求が来ると、第２バス・インタフェース１
４は、内部バス１８に書き込み要求を出して、第２シス
テムバス１２上のデータを内部バス１８に送出し、また
は内部バス１８に読み出し要求を出して読み出したデー
タを第２システムバス１２に送出する。システムバス１
１および１２から同時に書き込みまたは読み出しの要求
が来ると、バス・インタフェース１３および１４は、内
部バス１８の調停機能を使って交互に内部バス１８とそ
れぞれに対応する第１システムバス１１または第２シス
テムバス１２の間の書き込み動作または読み出し動作を
行なう。

次に、本装置から他装置をアクセスするときの動作につ
いて説明する。第２図において、インタリーブ拳アドレ
ス・ビットφレジスタ２１には、予め内部アドレスバス
１５のアドレス信号の複数のビットのうち１つのビット
の番号を書き込んでおく。内部バス１８からシステムバ
ス１１または１２ヘアクセスするとき、内部アドレスバ
ス１５上にシステムバス１１または１２をアクセスする
ためのアドレスが送出されるが、そのときセレクタ２２
は、インタリーブ・アドレス・ビット・レジスタ２１の
出力するビット番号に従って内部アドレスバス１５のア
ドレス信号のうちの１つのビットを選択して出力する。

その出力は、そのままバス要求信号Ｓ１になり、第１バ
ス・インタフェース１３へのアクセス要求となる。また
、その出力は反転回路２３によって論理が反転され、バ
ス要求信号Ｓ２となって第２バス・インタフェース１４
へのアクセス要求となる。アクセス要求を出された第１
バス・インタフェース１３または第２バス・インタフェ
ース１４は、それぞれ第１システムバス１１または第２
システムバス１２を使って他装置への書き込みまたは読
み出し動作を行なう。したがって、インタリーブ・アド
レス・ビット・レジスタ２１の出力するビット番号のア
ドレスビットの値が“１″ならば第１システムバス１１
が使用され、０”ならば第２システムバス１２が使用さ
れる。

このように、上記第１実施例によれば、インタリーブ・
アドレス・ビット・レジスタ２１に予め書き込んだビッ
ト番号のアドレスビットの値に従って、インタリーブ制
御装置２０が第１システムバス１１または第２システム
バス１２にアクセス要求を出すため、複数のシステムバ
スのインタリーブを行なうことができる。また、インタ
リーブ・アドレス・ビット・レジスタ２１の値はいつで
も変えることができるため、システム構成の変化やアド
レス構成の変化に柔軟に対応することができるという効
果を有する。

また、上記第１実施例では、インタリーブ・アドレス・
ビット会レジスタ２１の値を内部バス１８から書き換え
るように構成したが、スイッチによって切り替えるよう
に構成してもよい。この場合、簡単なハードウェアによ
って実現できるという効果を有する。

また、イタリーブ・アドレス・ビット・レジスタ２１ま
たはスイッチが２つのビット番号を出力するようにすれ
ば、４つのシステムバスをインタリーブして使用するこ
とができ、それ以上も可能である。

実施例２ 第３図は本発明の第２実施例の構成を示しており、上記
第１実施例と異なるのは、インタリーフ制御装置３０が
、第１および第２システムバス１１．１２と第１および
第２バス・インタフェース１３．１４との間に設けられ
ていることである。

本実施例２においては、システムバス１１または１２か
ら書き込みまたは読み出しの要求が来ると、それぞれの
システムバス１１または１２に対応するバス・インタフ
ェース１３または１４が、システムバス１１または１２
上のデータの取り込みまたはシステムバス１１または１
２へのデータの送出を各バス・インタフェース１３また
は１４毎に独立して行なう。また、システムバス１１ま
たは１２ヘアクセスする場合は、インタリーブ制御装置
３０が両方のシステムバス１１および１２を調べ、使用
されていない方のシステムバス１１または１２を選択し
てそれに対応するバス・インタフェース１３または１４
にアクセス要求を出す。

このように本実施例２においては、アクセスする毎にシ
ステムバスの空き状態を調べて、空いている方のシステ
ムバスに自動的にインタリーブすることができ、使用効
率が大幅に向上するという効果を有する。

また、本実施例２においては、２つのシステムバス１１
および１２から構成されているが、３つ以上のシステム
バスから構成することができる。

実施例３ 第４図は本発明の第３実施例の構成を示しており、上記
第２実施例と異なるのは、インタリーフ制御装置４０が
その内部に使用率測定手段４１を備えていることである
。

本実施例３においては、システムバス１１または１２か
ら書き込みまたは読み出しの要求が来ると、それぞれの
システムバス１１または１２に対応するバス・インタフ
ェース１３または１４が、システムバス１１または１２
上のデータの取す込みまたはシステムバス１１または１
２へのｙ’−１ｙの送出を各バス・インタフェース１３
または１４毎に独立して行なう。また、システムバス１
１または１２ヘアクセスする場合は、インタリーブ制御
装置３０が両方のシステムバス１１および１２を監視し
、使用率の最も低いシステムバス１１または１２を選択
してそれに対応するバス・インタフェース１３または１
４にアクセス要求を出す。

このように本実施例３においては、アクセスする毎に２
つのシステムバス１１および１２の前回アクセスしてか
ら現在までの使用率を調べることにより、使用効率の低
い方のシステムバスを自動的にインタリーブすることが
でき、他装置と同じシステムバスを選択することが少な
くなり、使用効率が上がるという効果を有する。

また、本実施例３においては、２つのシステムバス１１
および１２から構成されているが、３つ以上のシステム
バスから構成することもできる。

さらに、使用率の測定期間を固定長にしたり、動作開始
時から連続して測定したり、システムによって柔軟に対
応することができる。

実施例４ 第５図は本発明の第４実施例の構成を示しており、上記
第３実施例と異なるのは、インタリーブ制御装置５０が
、第１、第２バス・インタフェース１３．１４と内部ア
ドレスバス１５および内部コントロールバス１７との間
に設けられていることである。

本実施例４においては、システムバス１１または１２か
ら書き込みまたは読み出しの要求が来ると、それぞれの
システムバス１１または１２に対応するバスもインタフ
ェース１３または１４が、システムバス１１または１２
上のデータの取り込みまたはシステムバス１１または１
２へのデータの送出を各バス・インタフェース１３また
は１４毎に独立して行なう。また、システムバス１１ま
たは１２ヘアクセスする場合は、インタリーブ制御装置
５０がシステムバス１１または１２にアクセスするとき
のアドレス信号を監視し、アドレス信号の複数のビット
のうち最も頻繁に変化して“０″と“１”の現れる割合
が等しかった１つ以上のビットの番号を選択し、それら
のビット番号のアドレス信号のビットの値に従ってバス
・インタフェース１３または１４にアクセス要求を出す
。　このように本実施例４においては、インタリーブ制
御装［５０がシステムバス１１および１２を監視するこ
となく、両方のシステムバス１１および１２に対して自
動的に効率の良いインタリーブを行なうことができると
いう効果を有する。

また、本実施例４においては、２つのシステムバス１１
および１２から構成されているが、３つ以上のシステム
バスから構成することもできる。

発明の効果 以上のように、本発明の請求項（１）記載の発明は、内
部バス上のアドレス信号の複数のビットのうち任意のビ
ット番号をインタリーブ制御手段に指示させ、そのアド
レス信号のビットの値に従ってシステムバスのインタリ
ーブを行なうようにしたので、状況に応じて最も適した
アドレスビットによるバスインタリーブを行なうことが
でき、システムバスの使用効率および転送能力を上げる
ことができるという効果を有する。また、システムバス
に接続される装置構成を変えても、指示しているアドレ
スビットの番号を変更することができるので、システム
構成の変化やアドレス構成の変化に柔軟に対応すること
ができるという効果を有する。

本発明の請求項（２）記載の発明は、インタリーブ制御
手段がシステムバスを調べ、使用されていないシステム
バスを選択するようにしたので、複数のシステムバスに
自動的に負荷が分散され、システムバスの使用効率およ
び転送能力を上げることができるという効果を有する。

また、本装置が複数のシステムバスからなるということ
を意識することなく、システムを構築できるという効果
を有する。

本発明の請求項（３）記載の発明は、インタリーブ制御
手段がシステムバスを監視し、それまで最も使用率の低
かったシステムバスを選択スルようにしたので、複数の
システムバスに自動的軸負荷が分散され、システムバス
の使用効率および転送能力を上げることができるという
効果を有スる。また、本装置が複数のシステムバスから
なるということを意識することなく、システムを構築で
きるという効果を有する。

本発明の請求項（４）記載の発明は、システムバスにア
クセスするときのアドレス信号を監視し、最も頻繁に変
化して“Ｏ＃と“１”の現れる割合が等しかったアドレ
スビットによってシステムバスをインタリーブするよう
にしたので、複数のシステムバスをほぼ交互に使用する
ことができ、システムバスの使用効率および転送能力を
上げることができるという効果を有する。また、システ
ムバスをインタリーブするためのアドレスビットを状況
に応じて自動的に変えるようにすれば、システムバスの
使用状況やシステムバスに接続される装置構成によらず
に最適なバスインタリーブを行なうことができるという
効果を有する。さらに、本装置が複数のシステムバスか
らなるということを意識することなく、システムを構築
できるという効果を有する。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すバス制御装置のブロ
ック図、第２図は同装置におけるインタリーブ制御装置
のブロック図、第３図は本発明の第２実施例を示すバス
制御装置のブロック図、第４図は本発明の第３実施例を
示すバス制御装置のブロック図、第５図は本発明の第４
実施例を示すバス制御装置のブロック図、第６図は従来
のバス制御装置を示すブロック図である。 １１・・・第１システムバス、１２・・・第２システム
バス、１３・・・第１バス・インタフェース、１４・・
・第２バス・インタフェース、１５・・・内部アドレス
バス、１６・・・内部データバス、１７・・・内部コン
トロールバス、１８・・・内部バス、１９・・・反転回
路、２０．３０，４０．５０・・・インタリーブ制御装
置、２１・・・インタリーブ・アドレス・ビット・レジ
スタ、２２・・・セレクタ、２３・・・反転回路、４１
・・・使用率測定手段。 Ｎ１図 代理人の氏名　弁理士　粟　野　重　孝　はか１名第 第 図 図 第 図 第 図 ｒ

Claims (4)

【特許請求の範囲】
1. （１）複数のシステムバスにそれぞれ対応して内部バス
   との間に設けられた複数のバス・インタフェースと、１
   つ以上のビットから構成されるアドレス信号のビット番
   号を１つ以上指定することができ、指定されたビット番
   号のアドレス信号のビットの値に従って前記複数のバス
   ・インタフェースに選択的にアクセスの要求を出すイン
   タリーブ制御手段とを備えたバス制御装置。
2. （２）複数のシステムバスにそれぞれ対応して内部バス
   との間に設けられた複数のバス・インタフェースと、前
   記複数のシステムバスを調べ、使用されていないシステ
   ムバスを選択してそれに対応したバス・インタフェース
   にアクセスの要求を出すインタリーブ制御手段とを備え
   たバス制御装置。
3. （３）複数のシステムバスにそれぞれ対応して内部バス
   との間に設けられた複数のバス・インタフェースと、前
   記複数のシステムバスを監視し、使用率の最も低いシス
   テムバスを選択してそれに対応したバス・インタフェー
   スにアクセスの要求を出すインタリーブ制御手段とを備
   えたバス制御装置。
4. （４）複数のシステムバスにそれぞれ対応して内部バス
   との間に設けられた複数のバス・インタフェースと、前
   記複数のシステムバスにアクセスするときに使用したア
   ドレス信号を監視し、アドレス信号の複数のビットのう
   ち最も頻繁に変化して“０”と“１”との現れる割合が
   等しかった１つ以上のビットの番号を選択し、それらの
   ビット番号のアドレス信号のビットの値に従って前記複
   数のバス・インタフェースに選択的にアクセスの要求を
   出すインタリーブ制御手段とを備えたバス制御装置。