JP3403932B2 - データ入出力装置 - Google Patents
データ入出力装置Info
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- JP3403932B2 JP3403932B2 JP04943698A JP4943698A JP3403932B2 JP 3403932 B2 JP3403932 B2 JP 3403932B2 JP 04943698 A JP04943698 A JP 04943698A JP 4943698 A JP4943698 A JP 4943698A JP 3403932 B2 JP3403932 B2 JP 3403932B2
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Description
【０００１】
【発明の属する技術分野】この発明は、サイクリックデ
ータを格納するメモリを有するデータ入出力装置に関す
るものである。
ータを格納するメモリを有するデータ入出力装置に関す
るものである。
【０００２】
【従来の技術】図１１は例えば特開平６−２７４４６３
号公報に示された従来のデータ入出力装置を示す構成図
であり、図において、１はサイクリックデータを送受信
する通信装置、２はデータ伝送路、３は通信装置１から
送信されたサイクリックデータを受信する一方、サイク
リックメモリ６に格納されたサイクリックデータを通信
装置１に送信する通信コントローラ、４はデータ伝送路
２からサイクリックデータを入力する一方、サイクリッ
クデータをデータ伝送路２に出力する伝送路アクセス制
御回路、５は伝送路アクセス制御回路４がデータ伝送路
２から入力したサイクリックデータをサイクリックメモ
リ６に格納するとともに、そのサイクリックデータをバ
スアクセス制御回路７に出力し、また、バスアクセス制
御回路７からサイクリックデータが出力されると、その
サイクリックデータをサイクリックメモリ６に格納する
とともに、そのサイクリックデータを伝送路アクセス制
御回路４に出力するサイクリックデータ制御回路、６は
サイクリックデータを格納するサイクリックメモリ、７
はサイクリックデータ制御回路７から出力されたサイク
リックデータをシステムバス８に出力する一方、システ
ムバス８からサイクリックデータを入力するバスアクセ
ス制御回路、８はシステムバス、９はサイクリックデー
タを格納する主メモリ、１０，１１は主メモリ９をアク
セスするＣＰＵ、１２，１３はシステムバス８に接続さ
れたデバイスである。
号公報に示された従来のデータ入出力装置を示す構成図
であり、図において、１はサイクリックデータを送受信
する通信装置、２はデータ伝送路、３は通信装置１から
送信されたサイクリックデータを受信する一方、サイク
リックメモリ６に格納されたサイクリックデータを通信
装置１に送信する通信コントローラ、４はデータ伝送路
２からサイクリックデータを入力する一方、サイクリッ
クデータをデータ伝送路２に出力する伝送路アクセス制
御回路、５は伝送路アクセス制御回路４がデータ伝送路
２から入力したサイクリックデータをサイクリックメモ
リ６に格納するとともに、そのサイクリックデータをバ
スアクセス制御回路７に出力し、また、バスアクセス制
御回路７からサイクリックデータが出力されると、その
サイクリックデータをサイクリックメモリ６に格納する
とともに、そのサイクリックデータを伝送路アクセス制
御回路４に出力するサイクリックデータ制御回路、６は
サイクリックデータを格納するサイクリックメモリ、７
はサイクリックデータ制御回路７から出力されたサイク
リックデータをシステムバス８に出力する一方、システ
ムバス８からサイクリックデータを入力するバスアクセ
ス制御回路、８はシステムバス、９はサイクリックデー
タを格納する主メモリ、１０，１１は主メモリ９をアク
セスするＣＰＵ、１２，１３はシステムバス８に接続さ
れたデバイスである。
【０００３】次に動作について説明する。まず、通信装
置１がサイクリックデータをデータ伝送路２に出力する
と、通信コントローラ３の伝送路アクセス制御回路４
が、データ伝送路２からサイクリックデータを入力す
る。そして、伝送路アクセス制御回路４がデータ伝送路
２からサイクリックデータを入力すると、サイクリック
データ制御回路５が、そのサイクリックデータをサイク
リックメモリ６に格納すると同時に、そのサイクリック
データをバスアクセス制御回路７に出力する。
置１がサイクリックデータをデータ伝送路２に出力する
と、通信コントローラ３の伝送路アクセス制御回路４
が、データ伝送路２からサイクリックデータを入力す
る。そして、伝送路アクセス制御回路４がデータ伝送路
２からサイクリックデータを入力すると、サイクリック
データ制御回路５が、そのサイクリックデータをサイク
リックメモリ６に格納すると同時に、そのサイクリック
データをバスアクセス制御回路７に出力する。
【０００４】そして、サイクリックデータ制御回路５か
らサイクリックデータが出力されると、バスアクセス制
御回路７が、そのサイクリックデータをシステムバス８
を介して主メモリ９に格納する。これにより、ＣＰＵ１
０，１１は、通信装置１から送信されたサイクリックデ
ータを受信することができるが、そのサイクリックデー
タの内容を一部更新して、通信装置１に返送する必要が
ある場合は、主メモリ９をアクセスしてサイクリックデ
ータを更新する際、更新箇所に対応するフラグに“１”
を書き込む処理を実行する。
らサイクリックデータが出力されると、バスアクセス制
御回路７が、そのサイクリックデータをシステムバス８
を介して主メモリ９に格納する。これにより、ＣＰＵ１
０，１１は、通信装置１から送信されたサイクリックデ
ータを受信することができるが、そのサイクリックデー
タの内容を一部更新して、通信装置１に返送する必要が
ある場合は、主メモリ９をアクセスしてサイクリックデ
ータを更新する際、更新箇所に対応するフラグに“１”
を書き込む処理を実行する。
【０００５】具体的には、図１２に示すように、主メモ
リ９が複数の領域９ａ〜９ｅに分割され、例えば、領域
９ｂと領域９ｄに格納された部分のサイクリックデータ
を更新する場合には、領域９ｂに対応するフラグ１２ｂ
と、領域９ｄに対応するフラグ１２ｄにそれぞれ“１”
を書き込む処理を実行する。
リ９が複数の領域９ａ〜９ｅに分割され、例えば、領域
９ｂと領域９ｄに格納された部分のサイクリックデータ
を更新する場合には、領域９ｂに対応するフラグ１２ｂ
と、領域９ｄに対応するフラグ１２ｄにそれぞれ“１”
を書き込む処理を実行する。
【０００６】このようにして、ＣＰＵ１０，１１がサイ
クリックデータの更新を完了したのち、サイクリックデ
ータの転送時間になると（サイクリックデータを周期的
に転送する場合）、バスアクセス制御回路７が、フラグ
１２ａ〜１２ｅのうち、ＣＰＵ１０，１１に“１”が書
き込まれたフラグに対応する領域に格納されたサイクリ
ックデータのみを主メモリ９から読み込み（図１２の場
合、領域９ｂ，９ｄに格納されたサイクリックデータを
読み込む）、そのサイクリックデータをサイクリックデ
ータ制御回路５に出力する。
クリックデータの更新を完了したのち、サイクリックデ
ータの転送時間になると（サイクリックデータを周期的
に転送する場合）、バスアクセス制御回路７が、フラグ
１２ａ〜１２ｅのうち、ＣＰＵ１０，１１に“１”が書
き込まれたフラグに対応する領域に格納されたサイクリ
ックデータのみを主メモリ９から読み込み（図１２の場
合、領域９ｂ，９ｄに格納されたサイクリックデータを
読み込む）、そのサイクリックデータをサイクリックデ
ータ制御回路５に出力する。
【０００７】そして、バスアクセス制御回路７からサイ
クリックデータが出力されると、サイクリックデータ制
御回路５が、そのサイクリックデータをサイクリックメ
モリ６に格納すると同時に、そのサイクリックデータを
伝送路アクセス制御回路４にに出力する。そして、サイ
クリックデータ制御回路５からサイクリックデータが出
力されると、伝送路アクセス制御回路４が、そのサイク
リックデータをデータ伝送路２に出力して、通信装置１
に送信する。
クリックデータが出力されると、サイクリックデータ制
御回路５が、そのサイクリックデータをサイクリックメ
モリ６に格納すると同時に、そのサイクリックデータを
伝送路アクセス制御回路４にに出力する。そして、サイ
クリックデータ制御回路５からサイクリックデータが出
力されると、伝送路アクセス制御回路４が、そのサイク
リックデータをデータ伝送路２に出力して、通信装置１
に送信する。
【０００８】
【発明が解決しようとする課題】従来のデータ入出力装
置は以上のように構成されているので、サイクリックデ
ータの更新箇所が少ない場合には、主メモリ９の一部の
領域に格納されたサイクリックデータのみを通信コント
ローラ３に転送されるため、システムバス８を占有する
バス占有時間が短くなるが、更新箇所が増加すると究極
的には主メモリ９に格納された全てのサイクリックデー
タを通信コントローラ３に転送しなければならないた
め、システムバス８を占有するバス占有時間が長くな
り、デバイス１２等がシステムバス８を頻繁に使用する
と、一定の周期でサイクリックデータを通信コントロー
ラ３に転送できなくなる（サイクリックデータの一部が
転送されず、重要なサイクリックデータが破棄される）
などの課題があった。
置は以上のように構成されているので、サイクリックデ
ータの更新箇所が少ない場合には、主メモリ９の一部の
領域に格納されたサイクリックデータのみを通信コント
ローラ３に転送されるため、システムバス８を占有する
バス占有時間が短くなるが、更新箇所が増加すると究極
的には主メモリ９に格納された全てのサイクリックデー
タを通信コントローラ３に転送しなければならないた
め、システムバス８を占有するバス占有時間が長くな
り、デバイス１２等がシステムバス８を頻繁に使用する
と、一定の周期でサイクリックデータを通信コントロー
ラ３に転送できなくなる（サイクリックデータの一部が
転送されず、重要なサイクリックデータが破棄される）
などの課題があった。
【０００９】この発明は上記のような課題を解決するた
めになされたもので、サイクリックデータの更新周期を
長くすることなく、重要なサイクリックデータが破棄さ
れる可能性を軽減することができるデータ入出力装置を
得ることを目的とする。
めになされたもので、サイクリックデータの更新周期を
長くすることなく、重要なサイクリックデータが破棄さ
れる可能性を軽減することができるデータ入出力装置を
得ることを目的とする。
【００１０】
【課題を解決するための手段】この発明に係るデータ入
出力装置は、ＣＰＵがサイクリックメモリ又は主メモリ
をアクセスするアクセス頻度として、サイクリックデー
タの更新周期時間内におけるＣＰＵのアクセス回数を計
測するようにしたものである。
出力装置は、ＣＰＵがサイクリックメモリ又は主メモリ
をアクセスするアクセス頻度として、サイクリックデー
タの更新周期時間内におけるＣＰＵのアクセス回数を計
測するようにしたものである。
【００１１】この発明に係るデータ入出力装置は、サイ
クリックメモリに対するＣＰＵのアクセス時間に計測手
段により計測されたＣＰＵのアクセス回数を乗算して、
そのＣＰＵがサイクリックメモリをアクセスする場合の
ＣＰＵのバス占有時間を計算するとともに、主メモリに
対するＣＰＵのアクセス時間に計測手段により計測され
たＣＰＵのアクセス回数を乗算して、そのＣＰＵが主メ
モリをアクセスする場合のＣＰＵのバス占有時間を計算
する一方、転送手段が転送するサイクリックデータのデ
ータ数に当該転送手段のデータ転送能力を乗算して、そ
の転送手段のバス占有時間を計算するようにしたもので
ある。
クリックメモリに対するＣＰＵのアクセス時間に計測手
段により計測されたＣＰＵのアクセス回数を乗算して、
そのＣＰＵがサイクリックメモリをアクセスする場合の
ＣＰＵのバス占有時間を計算するとともに、主メモリに
対するＣＰＵのアクセス時間に計測手段により計測され
たＣＰＵのアクセス回数を乗算して、そのＣＰＵが主メ
モリをアクセスする場合のＣＰＵのバス占有時間を計算
する一方、転送手段が転送するサイクリックデータのデ
ータ数に当該転送手段のデータ転送能力を乗算して、そ
の転送手段のバス占有時間を計算するようにしたもので
ある。
【００１２】この発明に係るデータ入出力装置は、ＣＰ
Ｕが主メモリをアクセスする場合のＣＰＵのバス占有時
間と転送手段のバス占有時間の合計時間が、ＣＰＵがサ
イクリックメモリをアクセスする場合のＣＰＵのバス占
有時間より長い場合には、その転送手段に対してサイク
リックデータの転送を禁止する一方、短い場合には、そ
の転送手段に対してサイクリックデータの転送を許可す
るようにしたものである。
Ｕが主メモリをアクセスする場合のＣＰＵのバス占有時
間と転送手段のバス占有時間の合計時間が、ＣＰＵがサ
イクリックメモリをアクセスする場合のＣＰＵのバス占
有時間より長い場合には、その転送手段に対してサイク
リックデータの転送を禁止する一方、短い場合には、そ
の転送手段に対してサイクリックデータの転送を許可す
るようにしたものである。
【００１３】この発明に係るデータ入出力装置は、サイ
クリックデータの転送を禁止する場合には、サイクリッ
クメモリに対するアクセスをＣＰＵに指示し、サイクリ
ックデータの転送を許可する場合には、主メモリに対す
るアクセスをＣＰＵに指示するようにしたものである。
クリックデータの転送を禁止する場合には、サイクリッ
クメモリに対するアクセスをＣＰＵに指示し、サイクリ
ックデータの転送を許可する場合には、主メモリに対す
るアクセスをＣＰＵに指示するようにしたものである。
【００１４】この発明に係るデータ入出力装置は、制御
手段からサイクリックメモリに対するアクセスが指示さ
れている場合に、ＣＰＵからソフトウエア上のアドレス
がバスに出力されると、そのアドレスをアドレス情報に
したがってサイクリックメモリのアドレスに変更するよ
うにしたものである。
手段からサイクリックメモリに対するアクセスが指示さ
れている場合に、ＣＰＵからソフトウエア上のアドレス
がバスに出力されると、そのアドレスをアドレス情報に
したがってサイクリックメモリのアドレスに変更するよ
うにしたものである。
【００１５】この発明に係るデータ入出力装置は、制御
手段から主メモリに対するアクセスが指示されている場
合に、ＣＰＵからソフトウエア上のアドレスがバスに出
力されると、そのアドレスをアドレス情報にしたがって
主メモリのアドレスに変更するようにしたものである。
手段から主メモリに対するアクセスが指示されている場
合に、ＣＰＵからソフトウエア上のアドレスがバスに出
力されると、そのアドレスをアドレス情報にしたがって
主メモリのアドレスに変更するようにしたものである。
【００１６】この発明に係るデータ入出力装置は、バス
に接続されているデバイスのバス使用状況を監視し、サ
イクリックデータの更新周期時間内に転送手段がサイク
リックデータの転送を完了することができるか否かを判
定する判定手段を設けたものである。
に接続されているデバイスのバス使用状況を監視し、サ
イクリックデータの更新周期時間内に転送手段がサイク
リックデータの転送を完了することができるか否かを判
定する判定手段を設けたものである。
【００１７】この発明に係るデータ入出力装置は、判定
手段によりサイクリックデータの転送を完了できないと
判定された場合には、サイクリックメモリに格納されて
いるサイクリックデータのうち、重要度が低いサイクリ
ックデータの転送を中止するようにしたものである。
手段によりサイクリックデータの転送を完了できないと
判定された場合には、サイクリックメモリに格納されて
いるサイクリックデータのうち、重要度が低いサイクリ
ックデータの転送を中止するようにしたものである。
【００１８】この発明に係るデータ入出力装置は、判定
手段によりサイクリックデータの転送を完了できないと
判定された場合には、バスに接続されているデバイスに
対してバスの使用を制限する使用制限手段を設けたもの
である。
手段によりサイクリックデータの転送を完了できないと
判定された場合には、バスに接続されているデバイスに
対してバスの使用を制限する使用制限手段を設けたもの
である。
【００１９】この発明に係るデータ入出力装置は、判定
手段によりサイクリックデータの転送を完了できないと
判定された場合には、バスに接続されているデバイスに
対してバスの使用を禁止する使用禁止手段を設けたもの
である。
手段によりサイクリックデータの転送を完了できないと
判定された場合には、バスに接続されているデバイスに
対してバスの使用を禁止する使用禁止手段を設けたもの
である。
【００２０】この発明に係るデータ入出力装置は、バス
に複数のデバイスが接続されている場合には、バスの使
用を禁止するデバイスを一定時間ごとに切り換えるよう
にしたものである。
に複数のデバイスが接続されている場合には、バスの使
用を禁止するデバイスを一定時間ごとに切り換えるよう
にしたものである。
【００２１】この発明に係るデータ入出力装置は、転送
手段がサイクリックデータをＤＭＡ方式を用いて転送す
る際、記憶手段により記憶された配置情報を参照して、
複数の領域に分散されたサイクリックデータを合体する
ようにしたものである。
手段がサイクリックデータをＤＭＡ方式を用いて転送す
る際、記憶手段により記憶された配置情報を参照して、
複数の領域に分散されたサイクリックデータを合体する
ようにしたものである。
【００２２】この発明に係るデータ入出力装置は、転送
手段がサイクリックデータをＤＭＡ方式を用いて転送す
る際、記憶手段により記憶された配置情報を参照して、
そのサイクリックデータを分割するようにしたものであ
る。
手段がサイクリックデータをＤＭＡ方式を用いて転送す
る際、記憶手段により記憶された配置情報を参照して、
そのサイクリックデータを分割するようにしたものであ
る。
【００２３】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１． 図１はこの発明の実施の形態１によるデータ入出力装置
を示す構成図であり、図において、２１，２２，２３は
データ伝送路２４に接続された同一構成のデータ入出力
装置、２４はサイクリックデータを伝送するデータ伝送
路、２５は例えばＰＣＩバス等のＩ／Ｏバス（バス）、
２６はＩ／Ｏバス２５とデータ伝送路２４に接続された
通信カード、２７はデータ入出力装置２２，２３から送
信されたサイクリックデータを受信するとともに、その
サイクリックデータのデータフォーマットをＣＰＵ２８
が認識できるデータフォーマットに変換して、サイクリ
ックメモリ２９に格納する一方、サイクリックメモリ２
９に格納されたサイクリックデータのデータフォーマッ
トをデータ伝送路２４に出力できるデータフォーマット
に変換して、そのサイクリックデータをデータ伝送路２
４に出力する伝送アクセス制御部、２８は通信カード２
６のＣＰＵ（転送手段）、２９はサイクリックデータを
格納するサイクリックメモリ、３０はサイクリックメモ
リ２９に格納されたサイクリックデータを主メモリ３５
にＤＭＡ転送するＤＭＡ制御部（転送手段）である。
説明する。 実施の形態１． 図１はこの発明の実施の形態１によるデータ入出力装置
を示す構成図であり、図において、２１，２２，２３は
データ伝送路２４に接続された同一構成のデータ入出力
装置、２４はサイクリックデータを伝送するデータ伝送
路、２５は例えばＰＣＩバス等のＩ／Ｏバス（バス）、
２６はＩ／Ｏバス２５とデータ伝送路２４に接続された
通信カード、２７はデータ入出力装置２２，２３から送
信されたサイクリックデータを受信するとともに、その
サイクリックデータのデータフォーマットをＣＰＵ２８
が認識できるデータフォーマットに変換して、サイクリ
ックメモリ２９に格納する一方、サイクリックメモリ２
９に格納されたサイクリックデータのデータフォーマッ
トをデータ伝送路２４に出力できるデータフォーマット
に変換して、そのサイクリックデータをデータ伝送路２
４に出力する伝送アクセス制御部、２８は通信カード２
６のＣＰＵ（転送手段）、２９はサイクリックデータを
格納するサイクリックメモリ、３０はサイクリックメモ
リ２９に格納されたサイクリックデータを主メモリ３５
にＤＭＡ転送するＤＭＡ制御部（転送手段）である。
【００２４】また、３１，３２はＩ／Ｏバス２５に接続
されたデバイス、３３はＩ／Ｏバス２５に出力されたデ
ータのアドレスがシステムバス３４が管理するアドレス
である場合、または、システムバス３４に出力されたデ
ータのアドレスがＩ／Ｏバス２５が管理するアドレスで
ある場合、Ｉ／Ｏバス２５とシステムバス３４を接続す
るバスブリッジ、３４はシステムバス（バス）、３５は
ＤＭＡ制御部３０によりサイクリックデータがＤＭＡ転
送されると、そのサイクリックデータを格納する主メモ
リ、３６はシステムバス３４に接続され、サイクリック
メモリ２９又は主メモリ３５をアクセスするＣＰＵ、３
７はＣＰＵ３６がサイクリックメモリ２９又は主メモリ
３５をアクセスするアクセス頻度（サイクリックデータ
の更新周期時間Ｓ内におけるＣＰＵ３６のアクセス回数
Ｚ）を計測する回数計測部（計測手段）、３８はＣＰＵ
３６のアクセス頻度からＣＰＵ３６のバス占有時間Ｔ
１，Ｔ２を計算するとともに、サイクリックデータのデ
ータ数ＧからＤＭＡ制御部３０のバス占有時間Ｔ３を計
算し、その計算結果Ｔ１，Ｔ２，Ｔ３に応じてＤＭＡ制
御部３０の転送処理を制御する配置制御部（制御手段）
である。
されたデバイス、３３はＩ／Ｏバス２５に出力されたデ
ータのアドレスがシステムバス３４が管理するアドレス
である場合、または、システムバス３４に出力されたデ
ータのアドレスがＩ／Ｏバス２５が管理するアドレスで
ある場合、Ｉ／Ｏバス２５とシステムバス３４を接続す
るバスブリッジ、３４はシステムバス（バス）、３５は
ＤＭＡ制御部３０によりサイクリックデータがＤＭＡ転
送されると、そのサイクリックデータを格納する主メモ
リ、３６はシステムバス３４に接続され、サイクリック
メモリ２９又は主メモリ３５をアクセスするＣＰＵ、３
７はＣＰＵ３６がサイクリックメモリ２９又は主メモリ
３５をアクセスするアクセス頻度（サイクリックデータ
の更新周期時間Ｓ内におけるＣＰＵ３６のアクセス回数
Ｚ）を計測する回数計測部（計測手段）、３８はＣＰＵ
３６のアクセス頻度からＣＰＵ３６のバス占有時間Ｔ
１，Ｔ２を計算するとともに、サイクリックデータのデ
ータ数ＧからＤＭＡ制御部３０のバス占有時間Ｔ３を計
算し、その計算結果Ｔ１，Ｔ２，Ｔ３に応じてＤＭＡ制
御部３０の転送処理を制御する配置制御部（制御手段）
である。
【００２５】次に動作について説明する。まず、データ
入出力装置２２または２３がサイクリックデータをデー
タ伝送路２４に出力すると、通信カード２６の伝送アク
セス制御部２７が、データ伝送路２４からサイクリック
データを受信する。そして、伝送アクセス制御部２７
は、データ伝送路２４からサイクリックデータを受信す
ると、そのサイクリックデータのデータフォーマットを
ＣＰＵ２８が認識できるデータフォーマットに変換し
て、サイクリックメモリ２９に格納する。
入出力装置２２または２３がサイクリックデータをデー
タ伝送路２４に出力すると、通信カード２６の伝送アク
セス制御部２７が、データ伝送路２４からサイクリック
データを受信する。そして、伝送アクセス制御部２７
は、データ伝送路２４からサイクリックデータを受信す
ると、そのサイクリックデータのデータフォーマットを
ＣＰＵ２８が認識できるデータフォーマットに変換し
て、サイクリックメモリ２９に格納する。
【００２６】そして、サイクリックメモリ２９にサイク
リックデータが格納されたのち、後述する配置制御部３
８からサイクリックデータの転送を許可する通知をＣＰ
Ｕ２８が受信すると、ＣＰＵ２８の指示の下に、ＤＭＡ
制御部３０が、サイクリックメモリ２９に格納されたサ
イクリックデータを主メモリ３５に対してＤＭＡ転送す
る（更新周期時間Ｓが経過するごとに、サイクリックデ
ータを定期的に転送する）。ただし、後述する配置制御
部３８からサイクリックデータの転送を禁止する通知を
ＣＰＵ２８が受信すると、ＣＰＵ２８の指示の下に、サ
イクリックデータのＤＭＡ転送を中止する。これによ
り、ＣＰＵ３６は、サイクリックメモリ２９又は主メモ
リ３５の何れかをアクセスすれば、データ入出力装置２
２等から送信されたサイクリックデータを取得すること
ができるとともに、そのサイクリックデータを更新する
ことができる。
リックデータが格納されたのち、後述する配置制御部３
８からサイクリックデータの転送を許可する通知をＣＰ
Ｕ２８が受信すると、ＣＰＵ２８の指示の下に、ＤＭＡ
制御部３０が、サイクリックメモリ２９に格納されたサ
イクリックデータを主メモリ３５に対してＤＭＡ転送す
る（更新周期時間Ｓが経過するごとに、サイクリックデ
ータを定期的に転送する）。ただし、後述する配置制御
部３８からサイクリックデータの転送を禁止する通知を
ＣＰＵ２８が受信すると、ＣＰＵ２８の指示の下に、サ
イクリックデータのＤＭＡ転送を中止する。これによ
り、ＣＰＵ３６は、サイクリックメモリ２９又は主メモ
リ３５の何れかをアクセスすれば、データ入出力装置２
２等から送信されたサイクリックデータを取得すること
ができるとともに、そのサイクリックデータを更新する
ことができる。
【００２７】しかし、ＣＰＵ３６が主メモリ３５をアク
セスする際に、ＣＰＵ３６がシステムバス３４を占有す
る占有時間（ＤＭＡ制御部３０がＤＭＡ転送する際に、
Ｉ／Ｏバス２５及びシステムバス３４を占有する占有時
間を含む）と、サイクリックデータを主メモリ３５にＤ
ＭＡ転送せずに、ＣＰＵ３６が直接サイクリックメモリ
２９をアクセスする際に、ＣＰＵ３６がＩ／Ｏバス２５
及びシステムバス３４を占有する占有時間は異なる。
セスする際に、ＣＰＵ３６がシステムバス３４を占有す
る占有時間（ＤＭＡ制御部３０がＤＭＡ転送する際に、
Ｉ／Ｏバス２５及びシステムバス３４を占有する占有時
間を含む）と、サイクリックデータを主メモリ３５にＤ
ＭＡ転送せずに、ＣＰＵ３６が直接サイクリックメモリ
２９をアクセスする際に、ＣＰＵ３６がＩ／Ｏバス２５
及びシステムバス３４を占有する占有時間は異なる。
【００２８】そこで、ＣＰＵ３６がアクセスする対象を
占有時間が短いメモリにすれば、その分だけ、Ｉ／Ｏバ
ス２５等の負荷が軽減されるので、回数計測部３７及び
配置制御部３８が下記に示すようにして、サイクリック
データをＤＭＡ転送するか否かを判断する（サイクリッ
クメモリ２９又は主メモリ３５の何れをアクセスするか
を判断する）。即ち、回数計測部３７が、サイクリック
データの更新周期時間Ｓ内において、ＣＰＵ３６がサイ
クリックメモリ２９又は主メモリ３５をアクセスするア
クセス回数Ｚを計測する。
占有時間が短いメモリにすれば、その分だけ、Ｉ／Ｏバ
ス２５等の負荷が軽減されるので、回数計測部３７及び
配置制御部３８が下記に示すようにして、サイクリック
データをＤＭＡ転送するか否かを判断する（サイクリッ
クメモリ２９又は主メモリ３５の何れをアクセスするか
を判断する）。即ち、回数計測部３７が、サイクリック
データの更新周期時間Ｓ内において、ＣＰＵ３６がサイ
クリックメモリ２９又は主メモリ３５をアクセスするア
クセス回数Ｚを計測する。
【００２９】そして、回数計測部３７がＣＰＵ３６のア
クセス回数Ｚを計測すると、配置制御部３８が、サイク
リックメモリ２９に対するＣＰＵ３６のアクセス時間Ａ
（秒／ワード）にＣＰＵ３６のアクセス回数Ｚを乗算し
て、ＣＰＵ３６がサイクリックメモリ２９をアクセスす
る場合のＣＰＵ３６のバス占有時間Ｔ１を計算する。 Ｔ１ ＝ Ａ×Ｚ ただし、アクセス時間Ａはハードウエア情報として予め
設定されている。また、配置制御部３８は、主メモリ３
５に対するＣＰＵ３６のアクセス時間Ｂ（秒／ワード）
にＣＰＵ３６のアクセス回数Ｚを乗算して、ＣＰＵ３６
が主メモリ３５をアクセスする場合のＣＰＵ３６のバス
占有時間Ｔ２を計算する。 Ｔ２ ＝ Ｂ×Ｚ ただし、アクセス時間Ｂはハードウエア情報として予め
設定されている。
クセス回数Ｚを計測すると、配置制御部３８が、サイク
リックメモリ２９に対するＣＰＵ３６のアクセス時間Ａ
（秒／ワード）にＣＰＵ３６のアクセス回数Ｚを乗算し
て、ＣＰＵ３６がサイクリックメモリ２９をアクセスす
る場合のＣＰＵ３６のバス占有時間Ｔ１を計算する。 Ｔ１ ＝ Ａ×Ｚ ただし、アクセス時間Ａはハードウエア情報として予め
設定されている。また、配置制御部３８は、主メモリ３
５に対するＣＰＵ３６のアクセス時間Ｂ（秒／ワード）
にＣＰＵ３６のアクセス回数Ｚを乗算して、ＣＰＵ３６
が主メモリ３５をアクセスする場合のＣＰＵ３６のバス
占有時間Ｔ２を計算する。 Ｔ２ ＝ Ｂ×Ｚ ただし、アクセス時間Ｂはハードウエア情報として予め
設定されている。
【００３０】さらに、ＤＭＡ転送するサイクリックデー
タのデータ数Ｇ（ワード）にＤＭＡ制御部３０のデータ
転送能力Ｃ（秒／ワード）を乗算して、ＤＭＡ制御部３
０のバス占有時間Ｔ３を計算する。 Ｔ３ ＝ Ｇ×Ｃ ただし、データ転送能力Ｃはハードウエア情報として予
め設定されている。なお、Ａ＞Ｂ＞Ｃの関係がある。
タのデータ数Ｇ（ワード）にＤＭＡ制御部３０のデータ
転送能力Ｃ（秒／ワード）を乗算して、ＤＭＡ制御部３
０のバス占有時間Ｔ３を計算する。 Ｔ３ ＝ Ｇ×Ｃ ただし、データ転送能力Ｃはハードウエア情報として予
め設定されている。なお、Ａ＞Ｂ＞Ｃの関係がある。
【００３１】そして、配置制御部３８は、バス占有時間
Ｔ１，Ｔ２，Ｔ３を計算すると、バス占有時間Ｔ２と、
バス占有時間Ｔ３の合計時間Ｔ４をバス占有時間Ｔ１と
比較し、合計時間Ｔ４がバス占有時間Ｔ１より長い場合
には、サイクリックメモリ２９をアクセスする方がバス
占有時間が短いので、メモリのアクセス対象をサイクリ
ックメモリ２９とする旨をＣＰＵ３６に通知するととも
に、サイクリックデータの転送を禁止する旨を通信カー
ド２６のＣＰＵ２８に通知する。 Ｔ４ ＝ Ｔ２＋Ｔ３ Ｔ４ ＞ Ｔ１ 一方、合計時間Ｔ４がバス占有時間Ｔ１より短い場合に
は、主メモリ３５をアクセスする方がバス占有時間が短
いので、メモリのアクセス対象を主メモリ３５とする旨
をＣＰＵ３６に通知するとともに、サイクリックデータ
の転送を許可する旨を通信カード２６のＣＰＵ２８に通
知する。 Ｔ４ ＜ Ｔ１
Ｔ１，Ｔ２，Ｔ３を計算すると、バス占有時間Ｔ２と、
バス占有時間Ｔ３の合計時間Ｔ４をバス占有時間Ｔ１と
比較し、合計時間Ｔ４がバス占有時間Ｔ１より長い場合
には、サイクリックメモリ２９をアクセスする方がバス
占有時間が短いので、メモリのアクセス対象をサイクリ
ックメモリ２９とする旨をＣＰＵ３６に通知するととも
に、サイクリックデータの転送を禁止する旨を通信カー
ド２６のＣＰＵ２８に通知する。 Ｔ４ ＝ Ｔ２＋Ｔ３ Ｔ４ ＞ Ｔ１ 一方、合計時間Ｔ４がバス占有時間Ｔ１より短い場合に
は、主メモリ３５をアクセスする方がバス占有時間が短
いので、メモリのアクセス対象を主メモリ３５とする旨
をＣＰＵ３６に通知するとともに、サイクリックデータ
の転送を許可する旨を通信カード２６のＣＰＵ２８に通
知する。 Ｔ４ ＜ Ｔ１
【００３２】これにより、ＣＰＵ３６は、配置制御部３
８から指示されたメモリをアクセス対象として、データ
入出力装置２２等から送信されたサイクリックデータを
取得するとともに、そのサイクリックデータを更新す
る。なお、ＣＰＵ３６のアクセス対象が主メモリ３５で
ある場合、ＣＰＵ３６は主メモリ３５をアクセスするこ
とになるが、ＣＰＵ３６により更新されたサイクリック
データは、ＤＭＡ制御部３０がサイクリックメモリ２９
から主メモリ３５にサイクリックデータをＤＭＡ転送す
る際、同時に、主メモリ３５からサイクリックメモリ２
９にＤＭＡ転送される。因みに、配置制御部３８は、サ
イクリックデータの更新周期時間Ｓが経過するごとに、
アクセス対象を判断して、ＣＰＵ３６のアクセス対象を
制御する。
８から指示されたメモリをアクセス対象として、データ
入出力装置２２等から送信されたサイクリックデータを
取得するとともに、そのサイクリックデータを更新す
る。なお、ＣＰＵ３６のアクセス対象が主メモリ３５で
ある場合、ＣＰＵ３６は主メモリ３５をアクセスするこ
とになるが、ＣＰＵ３６により更新されたサイクリック
データは、ＤＭＡ制御部３０がサイクリックメモリ２９
から主メモリ３５にサイクリックデータをＤＭＡ転送す
る際、同時に、主メモリ３５からサイクリックメモリ２
９にＤＭＡ転送される。因みに、配置制御部３８は、サ
イクリックデータの更新周期時間Ｓが経過するごとに、
アクセス対象を判断して、ＣＰＵ３６のアクセス対象を
制御する。
【００３３】以上で明らかなように、この実施の形態１
によれば、ＣＰＵ３６のアクセス頻度からＣＰＵ３６の
バス占有時間Ｔ１，Ｔ２を計算するとともに、サイクリ
ックデータのデータ数ＧからＤＭＡ制御部３０のバス占
有時間Ｔ３を計算し、その計算結果Ｔ１，Ｔ２，Ｔ３に
応じてＤＭＡ制御部３０の転送処理を制御するように構
成したので、Ｉ／Ｏバス２５及びシステムバス３４の負
荷が軽減されるようになり、その結果、データ入力装置
２２または２３から送信されるサイクリックデータの更
新箇所が増加しても、サイクリックデータの更新周期を
長くすることなく、重要なサイクリックデータが破棄さ
れる可能性を軽減することができる効果を奏する。
によれば、ＣＰＵ３６のアクセス頻度からＣＰＵ３６の
バス占有時間Ｔ１，Ｔ２を計算するとともに、サイクリ
ックデータのデータ数ＧからＤＭＡ制御部３０のバス占
有時間Ｔ３を計算し、その計算結果Ｔ１，Ｔ２，Ｔ３に
応じてＤＭＡ制御部３０の転送処理を制御するように構
成したので、Ｉ／Ｏバス２５及びシステムバス３４の負
荷が軽減されるようになり、その結果、データ入力装置
２２または２３から送信されるサイクリックデータの更
新箇所が増加しても、サイクリックデータの更新周期を
長くすることなく、重要なサイクリックデータが破棄さ
れる可能性を軽減することができる効果を奏する。
【００３４】実施の形態２．
図２はこの発明の実施の形態２によるデータ入出力装置
を示す構成図であり、図において、図１と同一符号は同
一または相当部分を示すので説明を省略する。３９はＣ
ＰＵ３６におけるソフトウエア（以下、「Ｓ／Ｗ」とい
う）上のアドレスと、主メモリ３５のアドレスと、サイ
クリックメモリ２９のアドレスとの対応関係を示すアド
レス情報を格納するアドレス情報格納部（情報格納手
段）、４０は配置制御部３８からサイクリックメモリ２
９に対するアクセスが指示されている場合に、ＣＰＵ３
６からＳ／Ｗ上のアドレスがシステムバス３４に出力さ
れると、そのアドレスをアドレス情報にしたがってサイ
クリックメモリ２９のアドレスに変更する一方、配置制
御部３８から主メモリ３５に対するアクセスが指示され
ている場合に、ＣＰＵ３６からＳ／Ｗ上のアドレスがシ
ステムバス３４に出力されると、そのアドレスをアドレ
ス情報にしたがって主メモリ３５のアドレスに変更する
アドレス変換部（アドレス変更手段）である。
を示す構成図であり、図において、図１と同一符号は同
一または相当部分を示すので説明を省略する。３９はＣ
ＰＵ３６におけるソフトウエア（以下、「Ｓ／Ｗ」とい
う）上のアドレスと、主メモリ３５のアドレスと、サイ
クリックメモリ２９のアドレスとの対応関係を示すアド
レス情報を格納するアドレス情報格納部（情報格納手
段）、４０は配置制御部３８からサイクリックメモリ２
９に対するアクセスが指示されている場合に、ＣＰＵ３
６からＳ／Ｗ上のアドレスがシステムバス３４に出力さ
れると、そのアドレスをアドレス情報にしたがってサイ
クリックメモリ２９のアドレスに変更する一方、配置制
御部３８から主メモリ３５に対するアクセスが指示され
ている場合に、ＣＰＵ３６からＳ／Ｗ上のアドレスがシ
ステムバス３４に出力されると、そのアドレスをアドレ
ス情報にしたがって主メモリ３５のアドレスに変更する
アドレス変換部（アドレス変更手段）である。
【００３５】次に動作について説明する。アドレス情報
格納部３９及びアドレス変換部４０を設けた点以外は、
上記実施の形態１と同様であるため、アドレス情報格納
部３９及びアドレス変換部４０の動作についてのみ説明
する。
格納部３９及びアドレス変換部４０を設けた点以外は、
上記実施の形態１と同様であるため、アドレス情報格納
部３９及びアドレス変換部４０の動作についてのみ説明
する。
【００３６】まず、アドレス情報格納部３９には、図３
に示すように、ＣＰＵ３６におけるＳ／Ｗ上のアドレス
と、主メモリ３５のアドレスと、サイクリックメモリ２
９のアドレスの対応関係を示すアドレス情報が格納され
ており、例えば、ＣＰＵ３６が、“１５０”のアドレス
をシステムバス３４に出力すると、アドレス変換部４０
が、メモリのアクセス対象が主メモリ３５であるのか、
サイクリックメモリ２９であるのかを配置制御部３８の
出力から判断する。
に示すように、ＣＰＵ３６におけるＳ／Ｗ上のアドレス
と、主メモリ３５のアドレスと、サイクリックメモリ２
９のアドレスの対応関係を示すアドレス情報が格納され
ており、例えば、ＣＰＵ３６が、“１５０”のアドレス
をシステムバス３４に出力すると、アドレス変換部４０
が、メモリのアクセス対象が主メモリ３５であるのか、
サイクリックメモリ２９であるのかを配置制御部３８の
出力から判断する。
【００３７】例えば、メモリのアクセス対象がサイクリ
ックメモリ２９である場合には、システムバス３４に出
力された“１５０”のアドレスをサイクリックメモリ２
９のアドレスに変更するため、アドレス情報格納部３９
に格納されたアドレス情報を参照する。そして、図３の
場合には、“１５０”のアドレスに対応するアドレスは
“１１５０”であるので、“１５０”のアドレスを“１
１５０”に変更する。これにより、バスブリッジ３３が
システムバス３４とＩ／Ｏバス２５を電気的に接続する
ので、ＣＰＵ３６はサイクリックメモリ２９の“１１５
０”の番地に格納されたサイクリックデータをリード・
ライトすることができる。
ックメモリ２９である場合には、システムバス３４に出
力された“１５０”のアドレスをサイクリックメモリ２
９のアドレスに変更するため、アドレス情報格納部３９
に格納されたアドレス情報を参照する。そして、図３の
場合には、“１５０”のアドレスに対応するアドレスは
“１１５０”であるので、“１５０”のアドレスを“１
１５０”に変更する。これにより、バスブリッジ３３が
システムバス３４とＩ／Ｏバス２５を電気的に接続する
ので、ＣＰＵ３６はサイクリックメモリ２９の“１１５
０”の番地に格納されたサイクリックデータをリード・
ライトすることができる。
【００３８】なお、メモリのアクセス対象が主メモリ３
５である場合には、同様に、システムバス３４に出力さ
れた“１５０”のアドレスを主メモリ３５のアドレスに
変更するが、図３の場合、ＣＰＵ３６のＳ／Ｗ上のアド
レスと、主メモリ３５のアドレスが一致している例を示
しているので、システムバス３４に出力された“１５
０”のアドレスは変更されず、ＣＰＵ３６は主メモリ３
５の“１５０”の番地に格納されたサイクリックデータ
をリード・ライトすることになる。
５である場合には、同様に、システムバス３４に出力さ
れた“１５０”のアドレスを主メモリ３５のアドレスに
変更するが、図３の場合、ＣＰＵ３６のＳ／Ｗ上のアド
レスと、主メモリ３５のアドレスが一致している例を示
しているので、システムバス３４に出力された“１５
０”のアドレスは変更されず、ＣＰＵ３６は主メモリ３
５の“１５０”の番地に格納されたサイクリックデータ
をリード・ライトすることになる。
【００３９】以上で明らかなように、この実施の形態２
によれば、ＣＰＵ３６からＳ／Ｗ上のアドレスがシステ
ムバス３４に出力されると、そのアドレスをアドレス情
報にしたがってサイクリックメモリ２９又は主メモリ３
５のアドレスに変更するように構成したので、ＣＰＵ３
６はメモリのアクセス対象を認識する必要がなく、アク
セス対象が変更されても、Ｓ／Ｗ上のアドレスを出力す
れば、必要なサイクリックデータをリード・ライトする
ことができるようになり、その結果、サイクリックデー
タの入出力に伴うＣＰＵ３６の負荷を大幅に軽減するこ
とができる効果を奏する。なお、マルチＣＰＵ構成の場
合には、メモリのアクセス対象が変更される際の各ＣＰ
Ｕのサイクリックデータの整合性も保証される。
によれば、ＣＰＵ３６からＳ／Ｗ上のアドレスがシステ
ムバス３４に出力されると、そのアドレスをアドレス情
報にしたがってサイクリックメモリ２９又は主メモリ３
５のアドレスに変更するように構成したので、ＣＰＵ３
６はメモリのアクセス対象を認識する必要がなく、アク
セス対象が変更されても、Ｓ／Ｗ上のアドレスを出力す
れば、必要なサイクリックデータをリード・ライトする
ことができるようになり、その結果、サイクリックデー
タの入出力に伴うＣＰＵ３６の負荷を大幅に軽減するこ
とができる効果を奏する。なお、マルチＣＰＵ構成の場
合には、メモリのアクセス対象が変更される際の各ＣＰ
Ｕのサイクリックデータの整合性も保証される。
【００４０】実施の形態３．
図４はこの発明の実施の形態３によるデータ入出力装置
を示す構成図であり、図において、図２と同一符号は同
一または相当部分を示すので説明を省略する。４１はＩ
／Ｏバス２５に接続されているデバイス３１，３２のバ
ス使用状況を監視し、サイクリックデータの更新周期時
間Ｓ内にＤＭＡ制御部３０がサイクリックデータの転送
を完了することができるか否かを判定するＩ／Ｏバス監
視部（判定手段）、４２は図１及び図２におけるＣＰＵ
２８と同様の機能の他に、Ｉ／Ｏバス監視部４１により
サイクリックデータの転送を完了できないと判定された
場合には、サイクリックメモリ２９に格納されているサ
イクリックデータのうち、重要度が低いサイクリックデ
ータの転送を中止するＣＰＵ（転送手段）である。
を示す構成図であり、図において、図２と同一符号は同
一または相当部分を示すので説明を省略する。４１はＩ
／Ｏバス２５に接続されているデバイス３１，３２のバ
ス使用状況を監視し、サイクリックデータの更新周期時
間Ｓ内にＤＭＡ制御部３０がサイクリックデータの転送
を完了することができるか否かを判定するＩ／Ｏバス監
視部（判定手段）、４２は図１及び図２におけるＣＰＵ
２８と同様の機能の他に、Ｉ／Ｏバス監視部４１により
サイクリックデータの転送を完了できないと判定された
場合には、サイクリックメモリ２９に格納されているサ
イクリックデータのうち、重要度が低いサイクリックデ
ータの転送を中止するＣＰＵ（転送手段）である。
【００４１】次に動作について説明する。Ｉ／Ｏバス監
視部４１及びＣＰＵ４２以外は、上記実施の形態２と同
様であるため、Ｉ／Ｏバス監視部４１及びＣＰＵ４２の
動作についてのみ説明する。まず、Ｉ／Ｏバス監視部４
１は、Ｉ／Ｏバス２５に接続されているデバイス３１，
３２のバス使用状況を監視し、サイクリックデータの更
新周期時間Ｓ内にＤＭＡ制御部３０がサイクリックデー
タの転送を完了することができるか否かを判定する。
視部４１及びＣＰＵ４２以外は、上記実施の形態２と同
様であるため、Ｉ／Ｏバス監視部４１及びＣＰＵ４２の
動作についてのみ説明する。まず、Ｉ／Ｏバス監視部４
１は、Ｉ／Ｏバス２５に接続されているデバイス３１，
３２のバス使用状況を監視し、サイクリックデータの更
新周期時間Ｓ内にＤＭＡ制御部３０がサイクリックデー
タの転送を完了することができるか否かを判定する。
【００４２】即ち、デバイス３１，３２のバス使用頻度
が上昇して、Ｉ／Ｏバス２５の負荷が重くなると、ＤＭ
Ａ制御部３０がＩ／Ｏバス２５を使用することができる
時間が短くなるので、サイクリックデータの更新周期時
間Ｓからデバイス３１のバス使用時間Ｊ１及びデバイス
３２のバス使用時間Ｊ２を減算し、その減算結果ＳＪと
ＤＭＡ制御部３０におけるＩ／Ｏバス２５のバス占有時
間Ｔ３（＝Ｇ×Ｃ）を比較する。 ＳＪ ＝ Ｓ−Ｊ１−Ｊ２
が上昇して、Ｉ／Ｏバス２５の負荷が重くなると、ＤＭ
Ａ制御部３０がＩ／Ｏバス２５を使用することができる
時間が短くなるので、サイクリックデータの更新周期時
間Ｓからデバイス３１のバス使用時間Ｊ１及びデバイス
３２のバス使用時間Ｊ２を減算し、その減算結果ＳＪと
ＤＭＡ制御部３０におけるＩ／Ｏバス２５のバス占有時
間Ｔ３（＝Ｇ×Ｃ）を比較する。 ＳＪ ＝ Ｓ−Ｊ１−Ｊ２
【００４３】そして、Ｉ／Ｏバス監視部４１は、ＤＭＡ
制御部３０におけるＩ／Ｏバス２５のバス占有時間Ｔ３
が減算結果ＳＪより短い場合には、更新周期時間Ｓ内に
サイクリックデータの転送を完了できると判断するが、
バス占有時間Ｔ３が減算結果ＳＪより長い場合には、更
新周期時間Ｓ内にサイクリックデータの転送を完了でき
ないと判断し、その旨を通信カード２６のＣＰＵ４２に
通知する。
制御部３０におけるＩ／Ｏバス２５のバス占有時間Ｔ３
が減算結果ＳＪより短い場合には、更新周期時間Ｓ内に
サイクリックデータの転送を完了できると判断するが、
バス占有時間Ｔ３が減算結果ＳＪより長い場合には、更
新周期時間Ｓ内にサイクリックデータの転送を完了でき
ないと判断し、その旨を通信カード２６のＣＰＵ４２に
通知する。
【００４４】そして、Ｉ／Ｏバス監視部４１から更新周
期時間Ｓ内にサイクリックデータの転送を完了できない
旨の通知を受けると、ＣＰＵ４２は、サイクリックメモ
リ２９に格納されているサイクリックデータのうち、重
要度が低いサイクリックデータの転送を中止して（デー
タの重要度は予め設定されいる）、Ｉ／Ｏバス２５のバ
ス占有時間Ｔ３を短くし、重要なサイクリックデータが
確実にＤＭＡ転送されるようにする。
期時間Ｓ内にサイクリックデータの転送を完了できない
旨の通知を受けると、ＣＰＵ４２は、サイクリックメモ
リ２９に格納されているサイクリックデータのうち、重
要度が低いサイクリックデータの転送を中止して（デー
タの重要度は予め設定されいる）、Ｉ／Ｏバス２５のバ
ス占有時間Ｔ３を短くし、重要なサイクリックデータが
確実にＤＭＡ転送されるようにする。
【００４５】以上で明らかなように、この実施の形態３
によれば、Ｉ／Ｏバス監視部４１によりサイクリックデ
ータの転送を完了できないと判定された場合には、サイ
クリックメモリ２９に格納されているサイクリックデー
タのうち、重要度が低いサイクリックデータの転送を中
止するように構成したので、デバイス３１，３２におけ
るＩ／Ｏバス２５の使用頻度が上昇しても、重要なサイ
クリックデータを確実にＤＭＡ転送することができる効
果を奏する。
によれば、Ｉ／Ｏバス監視部４１によりサイクリックデ
ータの転送を完了できないと判定された場合には、サイ
クリックメモリ２９に格納されているサイクリックデー
タのうち、重要度が低いサイクリックデータの転送を中
止するように構成したので、デバイス３１，３２におけ
るＩ／Ｏバス２５の使用頻度が上昇しても、重要なサイ
クリックデータを確実にＤＭＡ転送することができる効
果を奏する。
【００４６】実施の形態４．
図５はこの発明の実施の形態４によるデータ入出力装置
を示す構成図であり、図において、図４と同一符号は同
一または相当部分を示すので説明を省略する。４３はＩ
／Ｏバス監視部４１によりサイクリックデータの転送を
完了できないと判定された場合には、Ｉ／Ｏバス２５に
接続されているデバイス３１，３２に対してバスの使用
を制限する使用制限部（使用制限手段）である。
を示す構成図であり、図において、図４と同一符号は同
一または相当部分を示すので説明を省略する。４３はＩ
／Ｏバス監視部４１によりサイクリックデータの転送を
完了できないと判定された場合には、Ｉ／Ｏバス２５に
接続されているデバイス３１，３２に対してバスの使用
を制限する使用制限部（使用制限手段）である。
【００４７】次に動作について説明する。上記実施の形
態３では、Ｉ／Ｏバス監視部４１によりサイクリックデ
ータの転送を完了できないと判定された場合には、ＣＰ
Ｕ４２がサイクリックメモリ２９に格納されているサイ
クリックデータのうち、重要度が低いサイクリックデー
タの転送を中止するようにしたものについて示したが、
使用制限部４３がＩ／Ｏバス２５に接続されているデバ
イス３１，３２に対してバスの使用を制限（バスアクセ
スの停止またはアクセス回数の低下）するようにしても
よい。
態３では、Ｉ／Ｏバス監視部４１によりサイクリックデ
ータの転送を完了できないと判定された場合には、ＣＰ
Ｕ４２がサイクリックメモリ２９に格納されているサイ
クリックデータのうち、重要度が低いサイクリックデー
タの転送を中止するようにしたものについて示したが、
使用制限部４３がＩ／Ｏバス２５に接続されているデバ
イス３１，３２に対してバスの使用を制限（バスアクセ
スの停止またはアクセス回数の低下）するようにしても
よい。
【００４８】これにより、デバイス３１，３２における
Ｉ／Ｏバス２５の使用頻度が低下するため、ＤＭＡ制御
部３０のバス占有時間Ｔ３を更新周期時間Ｓ内において
確保することができるようになり、その結果、すべての
サイクリックデータをＤＭＡ転送することができる効果
を奏する。
Ｉ／Ｏバス２５の使用頻度が低下するため、ＤＭＡ制御
部３０のバス占有時間Ｔ３を更新周期時間Ｓ内において
確保することができるようになり、その結果、すべての
サイクリックデータをＤＭＡ転送することができる効果
を奏する。
【００４９】実施の形態５．
図６はこの発明の実施の形態５によるデータ入出力装置
を示す構成図であり、図において、図４と同一符号は同
一または相当部分を示すので説明を省略する。４４はバ
スブリッジ３３やデバイス３１，３２がＩ／Ｏバス２５
を使用するとき、Ｉ／Ｏバス２５のアクセス権を発行す
るＩ／Ｏバス調停部であり、Ｉ／Ｏバス監視部４１によ
りサイクリックデータの転送を完了できないと判定され
た場合には、Ｉ／Ｏバス２５に接続されているデバイス
３１，３２に対してＩ／Ｏバス２５のアクセス権の発行
を中止する使用禁止手段を構成している。
を示す構成図であり、図において、図４と同一符号は同
一または相当部分を示すので説明を省略する。４４はバ
スブリッジ３３やデバイス３１，３２がＩ／Ｏバス２５
を使用するとき、Ｉ／Ｏバス２５のアクセス権を発行す
るＩ／Ｏバス調停部であり、Ｉ／Ｏバス監視部４１によ
りサイクリックデータの転送を完了できないと判定され
た場合には、Ｉ／Ｏバス２５に接続されているデバイス
３１，３２に対してＩ／Ｏバス２５のアクセス権の発行
を中止する使用禁止手段を構成している。
【００５０】次に動作について説明する。上記実施の形
態４では、Ｉ／Ｏバス監視部４１によりサイクリックデ
ータの転送を完了できないと判定された場合には、使用
制限部４３がＩ／Ｏバス２５に接続されているデバイス
３１，３２に対してバスの使用を制限（バスアクセスの
停止またはアクセス回数の低下）するものについて示し
たが、Ｉ／Ｏバス調停部４４がデバイス３１，３２に対
してＩ／Ｏバス２５のアクセス権の発行を中止するよう
にしてもよく、上記実施の形態４と同様の効果を奏する
ことができる。なお、上記実施の形態４の場合、使用制
限部４３から使用の制限指令を受けると、デバイス３
１，３２内のＣＰＵ等が、Ｉ／Ｏバス２５の使用頻度を
減らす等の機能を有する必要があるが、この実施の形態
５の場合、デバイス３１，３２は、Ｉ／Ｏバス調停部４
４からアクセス権が発行されたか否かを判断するだけで
よく、デバイス３１，３２のハードウエア構成を簡略化
することができる。
態４では、Ｉ／Ｏバス監視部４１によりサイクリックデ
ータの転送を完了できないと判定された場合には、使用
制限部４３がＩ／Ｏバス２５に接続されているデバイス
３１，３２に対してバスの使用を制限（バスアクセスの
停止またはアクセス回数の低下）するものについて示し
たが、Ｉ／Ｏバス調停部４４がデバイス３１，３２に対
してＩ／Ｏバス２５のアクセス権の発行を中止するよう
にしてもよく、上記実施の形態４と同様の効果を奏する
ことができる。なお、上記実施の形態４の場合、使用制
限部４３から使用の制限指令を受けると、デバイス３
１，３２内のＣＰＵ等が、Ｉ／Ｏバス２５の使用頻度を
減らす等の機能を有する必要があるが、この実施の形態
５の場合、デバイス３１，３２は、Ｉ／Ｏバス調停部４
４からアクセス権が発行されたか否かを判断するだけで
よく、デバイス３１，３２のハードウエア構成を簡略化
することができる。
【００５１】実施の形態６．
図７はこの発明の実施の形態６によるデータ入出力装置
を示す構成図であり、図において、図６と同一符号は同
一または相当部分を示すので説明を省略する。４５はア
クセス権の発行を中止している時間をカウントし、その
中止時間が設定時間を越えると、その旨をＩ／Ｏバス調
停部４６に通知する時間カウント部（使用禁止手段）、
４６は図６のＩ／Ｏバス調停部４４と同様の機能を有す
る他に、アクセス権の発行を中止している時間が設定時
間を越えると、アクセス権の発行を中止するデバイスを
切り換えるＩ／Ｏバス調停部（使用禁止手段）である。
を示す構成図であり、図において、図６と同一符号は同
一または相当部分を示すので説明を省略する。４５はア
クセス権の発行を中止している時間をカウントし、その
中止時間が設定時間を越えると、その旨をＩ／Ｏバス調
停部４６に通知する時間カウント部（使用禁止手段）、
４６は図６のＩ／Ｏバス調停部４４と同様の機能を有す
る他に、アクセス権の発行を中止している時間が設定時
間を越えると、アクセス権の発行を中止するデバイスを
切り換えるＩ／Ｏバス調停部（使用禁止手段）である。
【００５２】次に動作について説明する。上記実施の形
態５では、例えば、デバイス３１に比べてデバイス３２
の優先度が低い場合には、Ｉ／Ｏバス２５の負荷が軽減
されるまでデバイス３２に対するアクセス権の発行が中
止されることになる。
態５では、例えば、デバイス３１に比べてデバイス３２
の優先度が低い場合には、Ｉ／Ｏバス２５の負荷が軽減
されるまでデバイス３２に対するアクセス権の発行が中
止されることになる。
【００５３】そこで、この実施の形態６では、デバイス
３２の優先度が低い場合でも、ある程度、Ｉ／Ｏバス２
５を使用できるようにするため、Ｉ／Ｏバス調停部４６
が、デバイス３２に対するアクセス権の発行を中止する
と、時間カウント部４５が、デバイス３２に対するアク
セス権の発行が中止されている時間をカウントし、その
中止時間が設定時間を越えると、その旨をＩ／Ｏバス調
停部４６に通知する。そして、Ｉ／Ｏバス調停部４６
は、時間カウント部４５から通知を受けると、デバイス
３２に対するアクセス権の発行の中止を解除し、デバイ
ス３１に対するアクセス権の発行を中止する。
３２の優先度が低い場合でも、ある程度、Ｉ／Ｏバス２
５を使用できるようにするため、Ｉ／Ｏバス調停部４６
が、デバイス３２に対するアクセス権の発行を中止する
と、時間カウント部４５が、デバイス３２に対するアク
セス権の発行が中止されている時間をカウントし、その
中止時間が設定時間を越えると、その旨をＩ／Ｏバス調
停部４６に通知する。そして、Ｉ／Ｏバス調停部４６
は、時間カウント部４５から通知を受けると、デバイス
３２に対するアクセス権の発行の中止を解除し、デバイ
ス３１に対するアクセス権の発行を中止する。
【００５４】これにより、アクセス権の発行が中止され
るデバイスが時間の経過に伴って変更されるため、優先
度が低いデバイスも、ある程度はＩ／Ｏバス２５を使用
することができるようになる効果を奏する。
るデバイスが時間の経過に伴って変更されるため、優先
度が低いデバイスも、ある程度はＩ／Ｏバス２５を使用
することができるようになる効果を奏する。
【００５５】実施の形態７．
図８はこの発明の実施の形態７によるデータ入出力装置
を示す構成図、図９は主メモリとサイクリックメモリ間
のデータ経路を示す概略構成図である。図において、図
７と同一符号は同一または相当部分を示すので説明を省
略する。４７はサイクリックメモリ２９における複数の
領域に分散して格納されたサイクリックデータの配置情
報を記憶する記憶部（記憶手段）、４８はＤＭＡ制御部
３０がサイクリックデータをＤＭＡ転送する際、記憶部
４７により記憶された配置情報を参照して、複数の領域
に分散されたサイクリックデータを合体する配置変換部
（合体手段）、４９は主メモリ３５における複数の領域
に分散して格納するサイクリックデータの配置情報を記
憶する記憶部（記憶手段）、５０はＤＭＡ制御部３０が
サイクリックデータをＤＭＡ転送する際、記憶部４９に
より記憶された配置情報を参照して、そのサイクリック
データを分割する配置変換部（分割手段）である。
を示す構成図、図９は主メモリとサイクリックメモリ間
のデータ経路を示す概略構成図である。図において、図
７と同一符号は同一または相当部分を示すので説明を省
略する。４７はサイクリックメモリ２９における複数の
領域に分散して格納されたサイクリックデータの配置情
報を記憶する記憶部（記憶手段）、４８はＤＭＡ制御部
３０がサイクリックデータをＤＭＡ転送する際、記憶部
４７により記憶された配置情報を参照して、複数の領域
に分散されたサイクリックデータを合体する配置変換部
（合体手段）、４９は主メモリ３５における複数の領域
に分散して格納するサイクリックデータの配置情報を記
憶する記憶部（記憶手段）、５０はＤＭＡ制御部３０が
サイクリックデータをＤＭＡ転送する際、記憶部４９に
より記憶された配置情報を参照して、そのサイクリック
データを分割する配置変換部（分割手段）である。
【００５６】次に動作について説明する。記憶部４７，
４９及び配置変換部４８，５０を設けた点以外は、上記
実施の形態６と同様であるため、記憶部４７，４９及び
配置変換部４８，５０の動作についてのみ説明する。
４９及び配置変換部４８，５０を設けた点以外は、上記
実施の形態６と同様であるため、記憶部４７，４９及び
配置変換部４８，５０の動作についてのみ説明する。
【００５７】まず、記憶部４７には、図１０に示すよう
に、サイクリックメモリ２９のＡ領域，Ｂ領域及びＣ領
域に分散して格納されたサイクリックデータの配置情報
が記憶され、記憶部４９には、図１０に示すように、主
メモリ３５のＤ領域，Ｅ領域及びＦ領域に分散して格納
するサイクリックデータの配置情報が記憶されている。
に、サイクリックメモリ２９のＡ領域，Ｂ領域及びＣ領
域に分散して格納されたサイクリックデータの配置情報
が記憶され、記憶部４９には、図１０に示すように、主
メモリ３５のＤ領域，Ｅ領域及びＦ領域に分散して格納
するサイクリックデータの配置情報が記憶されている。
【００５８】そして、配置変換部４８は、ＤＭＡ制御部
３０がサイクリックデータをＤＭＡ転送する際、サイク
リックデータが分散配置されていると、サイクリックデ
ータを３回に分けて転送しなければならず（図１０の場
合は、サイクリックデータが３つの領域に分散配置され
ている為）、Ｉ／Ｏバス２５及びシステムバス３４のバ
ス占有時間が長くなるため、記憶部４７により記憶され
た配置情報を参照して、複数の領域に分散されたサイク
リックデータを合体して、連続データに変換する。
３０がサイクリックデータをＤＭＡ転送する際、サイク
リックデータが分散配置されていると、サイクリックデ
ータを３回に分けて転送しなければならず（図１０の場
合は、サイクリックデータが３つの領域に分散配置され
ている為）、Ｉ／Ｏバス２５及びシステムバス３４のバ
ス占有時間が長くなるため、記憶部４７により記憶され
た配置情報を参照して、複数の領域に分散されたサイク
リックデータを合体して、連続データに変換する。
【００５９】このようにして、連続データに変換された
サイクリックデータがＤＭＡ転送されると、配置変換部
５０が、記憶部４９により記憶された配置情報を参照し
て、サイクリックデータを分割し、その分割したサイク
リックデータを主メモリ３５のＤ領域，Ｅ領域及びＦ領
域に格納する。
サイクリックデータがＤＭＡ転送されると、配置変換部
５０が、記憶部４９により記憶された配置情報を参照し
て、サイクリックデータを分割し、その分割したサイク
リックデータを主メモリ３５のＤ領域，Ｅ領域及びＦ領
域に格納する。
【００６０】以上で明らかなように、この実施の形態７
によれば、ＤＭＡ制御部３０がサイクリックデータをＤ
ＭＡ転送する際、複数の領域に分散配置されたサイクリ
ックデータを合体して、連続データに変換するように構
成したので、ＤＭＡ制御部３０は一度にサイクリックデ
ータをＤＭＡ転送することができるようになり、その結
果、ＤＭＡ制御部３０におけるＩ／Ｏバス２５及びシス
テムバス３４のバス占有時間を短くすることができる効
果を奏する。
によれば、ＤＭＡ制御部３０がサイクリックデータをＤ
ＭＡ転送する際、複数の領域に分散配置されたサイクリ
ックデータを合体して、連続データに変換するように構
成したので、ＤＭＡ制御部３０は一度にサイクリックデ
ータをＤＭＡ転送することができるようになり、その結
果、ＤＭＡ制御部３０におけるＩ／Ｏバス２５及びシス
テムバス３４のバス占有時間を短くすることができる効
果を奏する。
【００６１】
【発明の効果】以上のように、この発明によれば、ＣＰ
Ｕのアクセス頻度からＣＰＵのバス占有時間を計算する
とともに、サイクリックデータのデータ数から転送手段
のバス占有時間を計算し、その計算結果に応じて転送手
段の転送処理を制御するように構成したので、バスの負
荷が軽減されるようになり、その結果、他のデータ入力
装置から送信されるサイクリックデータの更新箇所が増
加しても、サイクリックデータの更新周期を長くするこ
となく、重要なサイクリックデータが破棄される可能性
を軽減することができる効果がある。また、ＣＰＵがサ
イクリックメモリ又は主メモリをアクセスするアクセス
頻度として、サイクリックデータの更新周期時間内にお
けるＣＰＵのアクセス回数を計測するように構成したの
で、ＣＰＵのバス占有時間を認識することができるよう
になる効果がある。
Ｕのアクセス頻度からＣＰＵのバス占有時間を計算する
とともに、サイクリックデータのデータ数から転送手段
のバス占有時間を計算し、その計算結果に応じて転送手
段の転送処理を制御するように構成したので、バスの負
荷が軽減されるようになり、その結果、他のデータ入力
装置から送信されるサイクリックデータの更新箇所が増
加しても、サイクリックデータの更新周期を長くするこ
となく、重要なサイクリックデータが破棄される可能性
を軽減することができる効果がある。また、ＣＰＵがサ
イクリックメモリ又は主メモリをアクセスするアクセス
頻度として、サイクリックデータの更新周期時間内にお
けるＣＰＵのアクセス回数を計測するように構成したの
で、ＣＰＵのバス占有時間を認識することができるよう
になる効果がある。
【００６２】この発明によれば、サイクリックメモリに
対するＣＰＵのアクセス時間に計測手段により計測され
たＣＰＵのアクセス回数を乗算して、そのＣＰＵがサイ
クリックメモリをアクセスする場合のＣＰＵのバス占有
時間を計算するとともに、主メモリに対するＣＰＵのア
クセス時間に計測手段により計測されたＣＰＵのアクセ
ス回数を乗算して、そのＣＰＵが主メモリをアクセスす
る場合のＣＰＵのバス占有時間を計算する一方、転送手
段が転送するサイクリックデータのデータ数に当該転送
手段のデータ転送能力を乗算して、その転送手段のバス
占有時間を計算するように構成したので、ＣＰＵ等のバ
ス占有時間が短くなるアクセス対象を特定することがで
きるようになる効果がある。
対するＣＰＵのアクセス時間に計測手段により計測され
たＣＰＵのアクセス回数を乗算して、そのＣＰＵがサイ
クリックメモリをアクセスする場合のＣＰＵのバス占有
時間を計算するとともに、主メモリに対するＣＰＵのア
クセス時間に計測手段により計測されたＣＰＵのアクセ
ス回数を乗算して、そのＣＰＵが主メモリをアクセスす
る場合のＣＰＵのバス占有時間を計算する一方、転送手
段が転送するサイクリックデータのデータ数に当該転送
手段のデータ転送能力を乗算して、その転送手段のバス
占有時間を計算するように構成したので、ＣＰＵ等のバ
ス占有時間が短くなるアクセス対象を特定することがで
きるようになる効果がある。
【００６３】この発明によれば、ＣＰＵが主メモリをア
クセスする場合のＣＰＵのバス占有時間と転送手段のバ
ス占有時間の合計時間が、ＣＰＵがサイクリックメモリ
をアクセスする場合のＣＰＵのバス占有時間より長い場
合には、その転送手段に対してサイクリックデータの転
送を禁止する一方、短い場合には、その転送手段に対し
てサイクリックデータの転送を許可するように構成した
ので、ＣＰＵ等のバス占有時間が短くなり、バスの負荷
が軽減される効果がある。
クセスする場合のＣＰＵのバス占有時間と転送手段のバ
ス占有時間の合計時間が、ＣＰＵがサイクリックメモリ
をアクセスする場合のＣＰＵのバス占有時間より長い場
合には、その転送手段に対してサイクリックデータの転
送を禁止する一方、短い場合には、その転送手段に対し
てサイクリックデータの転送を許可するように構成した
ので、ＣＰＵ等のバス占有時間が短くなり、バスの負荷
が軽減される効果がある。
【００６４】この発明によれば、サイクリックデータの
転送を禁止する場合には、サイクリックメモリに対する
アクセスをＣＰＵに指示し、サイクリックデータの転送
を許可する場合には、主メモリに対するアクセスをＣＰ
Ｕに指示するように構成したので、ＣＰＵ等のバス占有
時間が短くなり、バスの負荷が軽減される効果がある。
転送を禁止する場合には、サイクリックメモリに対する
アクセスをＣＰＵに指示し、サイクリックデータの転送
を許可する場合には、主メモリに対するアクセスをＣＰ
Ｕに指示するように構成したので、ＣＰＵ等のバス占有
時間が短くなり、バスの負荷が軽減される効果がある。
【００６５】この発明によれば、制御手段からサイクリ
ックメモリに対するアクセスが指示されている場合に、
ＣＰＵからソフトウエア上のアドレスがバスに出力され
ると、そのアドレスをアドレス情報にしたがってサイク
リックメモリのアドレスに変更するように構成したの
で、ＣＰＵはメモリのアクセス対象を認識する必要がな
く、アクセス対象が変更されても、ソフトウエア上のア
ドレスを出力すれば、必要なサイクリックデータをリー
ド・ライトすることができるようになり、その結果、サ
イクリックデータの入出力に伴うＣＰＵの負荷を大幅に
軽減することができる効果がある。
ックメモリに対するアクセスが指示されている場合に、
ＣＰＵからソフトウエア上のアドレスがバスに出力され
ると、そのアドレスをアドレス情報にしたがってサイク
リックメモリのアドレスに変更するように構成したの
で、ＣＰＵはメモリのアクセス対象を認識する必要がな
く、アクセス対象が変更されても、ソフトウエア上のア
ドレスを出力すれば、必要なサイクリックデータをリー
ド・ライトすることができるようになり、その結果、サ
イクリックデータの入出力に伴うＣＰＵの負荷を大幅に
軽減することができる効果がある。
【００６６】この発明によれば、制御手段から主メモリ
に対するアクセスが指示されている場合に、ＣＰＵから
ソフトウエア上のアドレスがバスに出力されると、その
アドレスをアドレス情報にしたがって主メモリのアドレ
スに変更するように構成したので、ＣＰＵはメモリのア
クセス対象を認識する必要がなく、アクセス対象が変更
されても、ソフトウエア上のアドレスを出力すれば、必
要なサイクリックデータをリード・ライトすることがで
きるようになり、その結果、サイクリックデータの入出
力に伴うＣＰＵの負荷を大幅に軽減することができる効
果がある。
に対するアクセスが指示されている場合に、ＣＰＵから
ソフトウエア上のアドレスがバスに出力されると、その
アドレスをアドレス情報にしたがって主メモリのアドレ
スに変更するように構成したので、ＣＰＵはメモリのア
クセス対象を認識する必要がなく、アクセス対象が変更
されても、ソフトウエア上のアドレスを出力すれば、必
要なサイクリックデータをリード・ライトすることがで
きるようになり、その結果、サイクリックデータの入出
力に伴うＣＰＵの負荷を大幅に軽減することができる効
果がある。
【００６７】この発明によれば、バスに接続されている
デバイスのバス使用状況を監視し、サイクリックデータ
の更新周期時間内に転送手段がサイクリックデータの転
送を完了することができるか否かを判定する判定手段を
設けるように構成したので、重要度の高いサイクリック
データを優先的に転送することができるようになる効果
がある。
デバイスのバス使用状況を監視し、サイクリックデータ
の更新周期時間内に転送手段がサイクリックデータの転
送を完了することができるか否かを判定する判定手段を
設けるように構成したので、重要度の高いサイクリック
データを優先的に転送することができるようになる効果
がある。
【００６８】この発明によれば、判定手段によりサイク
リックデータの転送を完了できないと判定された場合に
は、サイクリックメモリに格納されているサイクリック
データのうち、重要度が低いサイクリックデータの転送
を中止するように構成したので、バスに接続されたデバ
イスのバス使用頻度が上昇しても、重要なサイクリック
データを確実に転送することができる効果がある。
リックデータの転送を完了できないと判定された場合に
は、サイクリックメモリに格納されているサイクリック
データのうち、重要度が低いサイクリックデータの転送
を中止するように構成したので、バスに接続されたデバ
イスのバス使用頻度が上昇しても、重要なサイクリック
データを確実に転送することができる効果がある。
【００６９】この発明によれば、判定手段によりサイク
リックデータの転送を完了できないと判定された場合に
は、バスに接続されているデバイスに対してバスの使用
を制限する使用制限手段を設けるように構成したので、
バスに接続されたデバイスのバス使用頻度が低下して、
転送手段のバス占有時間を更新周期時間内において確保
することができるようになり、その結果、すべてのサイ
クリックデータを転送することができる効果がある。
リックデータの転送を完了できないと判定された場合に
は、バスに接続されているデバイスに対してバスの使用
を制限する使用制限手段を設けるように構成したので、
バスに接続されたデバイスのバス使用頻度が低下して、
転送手段のバス占有時間を更新周期時間内において確保
することができるようになり、その結果、すべてのサイ
クリックデータを転送することができる効果がある。
【００７０】この発明によれば、判定手段によりサイク
リックデータの転送を完了できないと判定された場合に
は、バスに接続されているデバイスに対してバスの使用
を禁止する使用禁止手段を設けるように構成したので、
バスに接続されたデバイスのバス使用頻度が低下して、
転送手段のバス占有時間を更新周期時間内において確保
することができるようになり、その結果、すべてのサイ
クリックデータを転送することができる効果がある。
リックデータの転送を完了できないと判定された場合に
は、バスに接続されているデバイスに対してバスの使用
を禁止する使用禁止手段を設けるように構成したので、
バスに接続されたデバイスのバス使用頻度が低下して、
転送手段のバス占有時間を更新周期時間内において確保
することができるようになり、その結果、すべてのサイ
クリックデータを転送することができる効果がある。
【００７１】この発明によれば、バスに複数のデバイス
が接続されている場合には、バスの使用を禁止するデバ
イスを一定時間ごとに切り換えるように構成したので、
例えば、優先度が低いデバイスも、ある程度はバスを使
用することができるようになる効果がある。
が接続されている場合には、バスの使用を禁止するデバ
イスを一定時間ごとに切り換えるように構成したので、
例えば、優先度が低いデバイスも、ある程度はバスを使
用することができるようになる効果がある。
【００７２】この発明によれば、転送手段がサイクリッ
クデータをＤＭＡ方式を用いて転送する際、記憶手段に
より記憶された配置情報を参照して、複数の領域に分散
されたサイクリックデータを合体するように構成したの
で、転送手段が一度にサイクリックデータをＤＭＡ転送
することができるようになり、その結果、転送手段のバ
ス占有時間を短くすることができる効果がある。
クデータをＤＭＡ方式を用いて転送する際、記憶手段に
より記憶された配置情報を参照して、複数の領域に分散
されたサイクリックデータを合体するように構成したの
で、転送手段が一度にサイクリックデータをＤＭＡ転送
することができるようになり、その結果、転送手段のバ
ス占有時間を短くすることができる効果がある。
【００７３】この発明によれば、転送手段がサイクリッ
クデータをＤＭＡ方式を用いて転送する際、記憶手段に
より記憶された配置情報を参照して、そのサイクリック
データを分割するように構成したので、必要に応じてサ
イクリックデータを主メモリに分散配置することができ
る効果がある。
クデータをＤＭＡ方式を用いて転送する際、記憶手段に
より記憶された配置情報を参照して、そのサイクリック
データを分割するように構成したので、必要に応じてサ
イクリックデータを主メモリに分散配置することができ
る効果がある。
【図１】 この発明の実施の形態１によるデータ入出力
装置を示す構成図である。
装置を示す構成図である。
【図２】 この発明の実施の形態２によるデータ入出力
装置を示す構成図である。
装置を示す構成図である。
【図３】 アドレス情報格納部３９に格納されたアドレ
ス情報を示すテーブル図である。
ス情報を示すテーブル図である。
【図４】 この発明の実施の形態３によるデータ入出力
装置を示す構成図である。
装置を示す構成図である。
【図５】 この発明の実施の形態４によるデータ入出力
装置を示す構成図である。
装置を示す構成図である。
【図６】 この発明の実施の形態５によるデータ入出力
装置を示す構成図である。
装置を示す構成図である。
【図７】 この発明の実施の形態６によるデータ入出力
装置を示す構成図である。
装置を示す構成図である。
【図８】 この発明の実施の形態７によるデータ入出力
装置を示す構成図である。
装置を示す構成図である。
【図９】 主メモリとサイクリックメモリ間のデータ経
路を示す概略構成図である。
路を示す概略構成図である。
【図１０】 サイクリックデータの配置状態を説明する
メモリ配置図である。
メモリ配置図である。
【図１１】 従来のデータ入出力装置を示す構成図であ
る。
る。
【図１２】 主メモリのメモリ空間を示すメモリ配置図
である。
である。
２５ Ｉ／Ｏバス（バス）、２８，４２ ＣＰＵ（転送
手段）、２９ サイクリックメモリ、３０ ＤＭＡ制御
部（転送手段）、３１，３２ デバイス、３４システム
バス（バス）、３５ 主メモリ、３６ ＣＰＵ、３７
回数計測部（計測手段）、３８ 配置制御部（制御手
段）、３９ アドレス情報格納部（情報格納手段）、４
０ アドレス変換部（アドレス変更手段）、４１ Ｉ／
Ｏバス監視部（判定手段）、４３ 使用制限部（使用制
限手段）、４４，４６ Ｉ／Ｏバス調停部（使用禁止手
段）、４５ 時間カウント部（使用禁止手段）、４７，
４９ 記憶部（記憶手段）、４８ 配置変換部（合体手
段）、５０ 配置変換部（分割手段）。
手段）、２９ サイクリックメモリ、３０ ＤＭＡ制御
部（転送手段）、３１，３２ デバイス、３４システム
バス（バス）、３５ 主メモリ、３６ ＣＰＵ、３７
回数計測部（計測手段）、３８ 配置制御部（制御手
段）、３９ アドレス情報格納部（情報格納手段）、４
０ アドレス変換部（アドレス変更手段）、４１ Ｉ／
Ｏバス監視部（判定手段）、４３ 使用制限部（使用制
限手段）、４４，４６ Ｉ／Ｏバス調停部（使用禁止手
段）、４５ 時間カウント部（使用禁止手段）、４７，
４９ 記憶部（記憶手段）、４８ 配置変換部（合体手
段）、５０ 配置変換部（分割手段）。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平４−133540（ＪＰ，Ａ)
特開 平３−19448（ＪＰ，Ａ)
特開 平６−274463（ＪＰ，Ａ)
特開 平５−136791（ＪＰ，Ａ)
特開 平７−143147（ＪＰ，Ａ)
特開 平８−202640（ＪＰ，Ａ)
特開 平３−283943（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H04L 12/00 - 12/66
G06F 15/00
G06F 13/00 - 13/36
Claims (13)
- 【請求項１】 サイクリックデータを格納するサイクリ
ックメモリと、上記サイクリックメモリに格納されたサ
イクリックデータを転送する転送手段と、上記転送手段
によりサイクリックデータが転送されると、そのサイク
リックデータを格納する主メモリと、上記サイクリック
メモリ及び主メモリとバスを介して接続され、そのサイ
クリックメモリ又は主メモリをアクセスするＣＰＵと、
そのＣＰＵがサイクリックメモリ又は主メモリをアクセ
スするアクセス頻度を計測する計測手段と、上記計測手
段により計測されたＣＰＵのアクセス頻度からＣＰＵの
バス占有時間を計算するとともに、サイクリックデータ
のデータ数から上記転送手段のバス占有時間を計算し、
その計算結果に応じて当該転送手段の転送処理を制御す
る制御手段とを備えたデータ入出力装置において、上記
計測手段は、ＣＰＵがサイクリックメモリ又は主メモリ
をアクセスするアクセス頻度として、サイクリックデー
タの更新周期時間内におけるＣＰＵのアクセス回数を計
測することを特徴とするデータ入出力装置。 - 【請求項２】 制御手段は、サイクリックメモリに対す
るＣＰＵのアクセス時間に計測手段により計測されたＣ
ＰＵのアクセス回数を乗算して、そのＣＰＵがサイクリ
ックメモリをアクセスする場合のＣＰＵのバス占有時間
を計算するとともに、主メモリに対するＣＰＵのアクセ
ス時間に計測手段により計測されたＣＰＵのアクセス回
数を乗算して、そのＣＰＵが主メモリをアクセスする場
合のＣＰＵのバス占有時間を計算する一方、転送手段が
転送するサイクリックデータのデータ数に当該転送手段
のデータ転送能力を乗算して、その転送手段のバス占有
時間を計算することを特徴とする請求項１記載のデータ
入出力装置。 - 【請求項３】 制御手段は、ＣＰＵが主メモリをアクセ
スする場合のＣＰＵのバス占有時間と転送手段のバス占
有時間の合計時間が、ＣＰＵがサイクリックメモリをア
クセスする場合のＣＰＵのバス占有時間より長い場合に
は、その転送手段に対してサイクリックデータの転送を
禁止する一方、短い場合には、その転送手段に対してサ
イクリックデータの転送を許可することを特徴とする請
求項２記載のデータ入出力装置。 - 【請求項４】 制御手段は、サイクリックデータの転送
を禁止する場合には、サイクリックメモリに対するアク
セスをＣＰＵに指示し、サイクリックデータの転送を許
可する場合には、主メモリに対するアクセスをＣＰＵに
指示することを特徴とする請求項３記載のデータ入出力
装置。 - 【請求項５】 ＣＰＵにおけるソフトウエア上のアドレ
スとサイクリックメモリのアドレスの対応関係を示すア
ドレス情報を格納する情報格納手段と、制御手段からサ
イクリックメモリに対するアクセスが指示されている場
合に、ＣＰＵからソフトウエア上のアドレスがバスに出
力されると、そのアドレスをアドレス情報にしたがって
サイクリックメモリのアドレスに変更するアドレス変更
手段とを設けたことを特徴とする請求項４記載のデータ
入出力装置。 - 【請求項６】 ＣＰＵにおけるソフトウエア上のアドレ
スと主メモリのアドレスの対応関係を示すアドレス情報
を格納する情報格納手段と、制御手段から主メモリに対
するアクセスが指示されている場合に、ＣＰＵからソフ
トウエア上のアドレスがバスに出力されると、そのアド
レスをアドレス情報にしたがって主メモリのアドレスに
変更するアドレス変更手段とを設けたことを特徴とする
請求項４記載のデータ入出力装置。 - 【請求項７】 バスに接続されているデバイスのバス使
用状況を監視し、サイクリックデータの更新周期時間内
に転送手段がサイクリックデータの転送を完了すること
ができるか否かを判定する判定手段を設けたことを特徴
とする請求項３記載のデータ入出力装置。 - 【請求項８】 転送手段は、判定手段によりサイクリッ
クデータの転送を完了できないと判定された場合には、
サイクリックメモリに格納されているサイクリックデー
タのうち、重要度が低いサイクリックデータの転送を中
止することを特徴とする請求項３記載のデータ入出力装
置。 - 【請求項９】 判定手段によりサイクリックデータの転
送を完了できないと判定された場合には、バスに接続さ
れているデバイスに対してバスの使用を制限する使用制
限手段を設けたことを特徴とする請求項３記載のデータ
入出力装置。 - 【請求項１０】 判定手段によりサイクリックデータの
転送を完了できないと判定された場合には、バスに接続
されているデバイスに対してバスの使用を禁止する使用
禁止手段を設けたことを特徴とする請求項３記載のデー
タ入出力装置。 - 【請求項１１】 使用禁止手段は、バスに複数のデバイ
スが接続されている場合には、バスの使用を禁止するデ
バイスを一定時間ごとに切り換えることを特徴とする請
求項１０記載のデータ入出力装置。 - 【請求項１２】 サイクリックメモリにおける複数の領
域に分散して格納されたサイクリックデータの配置情報
を記憶する記憶手段と、転送手段がサイクリックデータ
をＤＭＡ方式を用いて転送する際、上記記憶手段により
記憶された配置情報を参照して、複数の領域に分散され
たサイクリックデータを合体する合体手段とを設けたこ
とを特徴とする請求項１から請求項１１のうちのいずれ
か１項記載のデータ入出力装置。 - 【請求項１３】 主メモリにおける複数の領域に分散し
て格納するサイクリックデータの配置情報を記憶する記
憶手段と、転送手段がサイクリックデータをＤＭＡ方式
を用いて転送する際、上記記憶手段により記憶された配
置情報を参照して、そのサイクリックデータを分割する
分割手段とを設けたことを特徴とする請求項１から請求
項１１のうちのいずれか１項記載のデータ入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04943698A JP3403932B2 (ja) | 1998-03-02 | 1998-03-02 | データ入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04943698A JP3403932B2 (ja) | 1998-03-02 | 1998-03-02 | データ入出力装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11252129A JPH11252129A (ja) | 1999-09-17 |
| JP3403932B2 true JP3403932B2 (ja) | 2003-05-06 |
Family
ID=12831066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04943698A Expired - Fee Related JP3403932B2 (ja) | 1998-03-02 | 1998-03-02 | データ入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3403932B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB9924521D0 (en) | 1999-10-15 | 1999-12-15 | Nokia Networks Oy | Providing location information of a user equipment |
-
1998
- 1998-03-02 JP JP04943698A patent/JP3403932B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH11252129A (ja) | 1999-09-17 |
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Free format text: PAYMENT UNTIL: 20090228 Year of fee payment: 6 |
|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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