JP3403932B2 - データ入出力装置 - Google Patents

データ入出力装置

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JP3403932B2
JP3403932B2 JP04943698A JP4943698A JP3403932B2 JP 3403932 B2 JP3403932 B2 JP 3403932B2 JP 04943698 A JP04943698 A JP 04943698A JP 4943698 A JP4943698 A JP 4943698A JP 3403932 B2 JP3403932 B2 JP 3403932B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、サイクリックデ
ータを格納するメモリを有するデータ入出力装置に関す
るものである。
【0002】
【従来の技術】図11は例えば特開平6−274463
号公報に示された従来のデータ入出力装置を示す構成図
であり、図において、1はサイクリックデータを送受信
する通信装置、2はデータ伝送路、3は通信装置1から
送信されたサイクリックデータを受信する一方、サイク
リックメモリ6に格納されたサイクリックデータを通信
装置1に送信する通信コントローラ、4はデータ伝送路
2からサイクリックデータを入力する一方、サイクリッ
クデータをデータ伝送路2に出力する伝送路アクセス制
御回路、5は伝送路アクセス制御回路4がデータ伝送路
2から入力したサイクリックデータをサイクリックメモ
リ6に格納するとともに、そのサイクリックデータをバ
スアクセス制御回路7に出力し、また、バスアクセス制
御回路7からサイクリックデータが出力されると、その
サイクリックデータをサイクリックメモリ6に格納する
とともに、そのサイクリックデータを伝送路アクセス制
御回路4に出力するサイクリックデータ制御回路、6は
サイクリックデータを格納するサイクリックメモリ、7
はサイクリックデータ制御回路7から出力されたサイク
リックデータをシステムバス8に出力する一方、システ
ムバス8からサイクリックデータを入力するバスアクセ
ス制御回路、8はシステムバス、9はサイクリックデー
タを格納する主メモリ、10,11は主メモリ9をアク
セスするCPU、12,13はシステムバス8に接続さ
れたデバイスである。
【0003】次に動作について説明する。まず、通信装
置1がサイクリックデータをデータ伝送路2に出力する
と、通信コントローラ3の伝送路アクセス制御回路4
が、データ伝送路2からサイクリックデータを入力す
る。そして、伝送路アクセス制御回路4がデータ伝送路
2からサイクリックデータを入力すると、サイクリック
データ制御回路5が、そのサイクリックデータをサイク
リックメモリ6に格納すると同時に、そのサイクリック
データをバスアクセス制御回路7に出力する。
【0004】そして、サイクリックデータ制御回路5か
らサイクリックデータが出力されると、バスアクセス制
御回路7が、そのサイクリックデータをシステムバス8
を介して主メモリ9に格納する。これにより、CPU1
0,11は、通信装置1から送信されたサイクリックデ
ータを受信することができるが、そのサイクリックデー
タの内容を一部更新して、通信装置1に返送する必要が
ある場合は、主メモリ9をアクセスしてサイクリックデ
ータを更新する際、更新箇所に対応するフラグに“1”
を書き込む処理を実行する。
【0005】具体的には、図12に示すように、主メモ
リ9が複数の領域9a〜9eに分割され、例えば、領域
9bと領域9dに格納された部分のサイクリックデータ
を更新する場合には、領域9bに対応するフラグ12b
と、領域9dに対応するフラグ12dにそれぞれ“1”
を書き込む処理を実行する。
【0006】このようにして、CPU10,11がサイ
クリックデータの更新を完了したのち、サイクリックデ
ータの転送時間になると(サイクリックデータを周期的
に転送する場合)、バスアクセス制御回路7が、フラグ
12a〜12eのうち、CPU10,11に“1”が書
き込まれたフラグに対応する領域に格納されたサイクリ
ックデータのみを主メモリ9から読み込み(図12の場
合、領域9b,9dに格納されたサイクリックデータを
読み込む)、そのサイクリックデータをサイクリックデ
ータ制御回路5に出力する。
【0007】そして、バスアクセス制御回路7からサイ
クリックデータが出力されると、サイクリックデータ制
御回路5が、そのサイクリックデータをサイクリックメ
モリ6に格納すると同時に、そのサイクリックデータを
伝送路アクセス制御回路4にに出力する。そして、サイ
クリックデータ制御回路5からサイクリックデータが出
力されると、伝送路アクセス制御回路4が、そのサイク
リックデータをデータ伝送路2に出力して、通信装置1
に送信する。
【0008】
【発明が解決しようとする課題】従来のデータ入出力装
置は以上のように構成されているので、サイクリックデ
ータの更新箇所が少ない場合には、主メモリ9の一部の
領域に格納されたサイクリックデータのみを通信コント
ローラ3に転送されるため、システムバス8を占有する
バス占有時間が短くなるが、更新箇所が増加すると究極
的には主メモリ9に格納された全てのサイクリックデー
タを通信コントローラ3に転送しなければならないた
め、システムバス8を占有するバス占有時間が長くな
り、デバイス12等がシステムバス8を頻繁に使用する
と、一定の周期でサイクリックデータを通信コントロー
ラ3に転送できなくなる(サイクリックデータの一部が
転送されず、重要なサイクリックデータが破棄される)
などの課題があった。
【0009】この発明は上記のような課題を解決するた
めになされたもので、サイクリックデータの更新周期を
長くすることなく、重要なサイクリックデータが破棄さ
れる可能性を軽減することができるデータ入出力装置を
得ることを目的とする。
【0010】
【課題を解決するための手段】この発明に係るデータ入
出力装置は、CPUがサイクリックメモリ又は主メモリ
をアクセスするアクセス頻度として、サイクリックデー
タの更新周期時間内におけるCPUのアクセス回数を計
測するようにしたものである。
【0011】この発明に係るデータ入出力装置は、サイ
クリックメモリに対するCPUのアクセス時間に計測手
段により計測されたCPUのアクセス回数を乗算して、
そのCPUがサイクリックメモリをアクセスする場合の
CPUのバス占有時間を計算するとともに、主メモリに
対するCPUのアクセス時間に計測手段により計測され
CPUのアクセス回数を乗算して、そのCPUが主メ
モリをアクセスする場合のCPUのバス占有時間を計算
する一方、転送手段が転送するサイクリックデータのデ
ータ数に当該転送手段のデータ転送能力を乗算して、そ
の転送手段のバス占有時間を計算するようにしたもので
ある。
【0012】この発明に係るデータ入出力装置は、CP
Uが主メモリをアクセスする場合のCPUのバス占有時
間と転送手段のバス占有時間の合計時間が、CPUがサ
イクリックメモリをアクセスする場合のCPUのバス占
有時間より長い場合には、その転送手段に対してサイク
リックデータの転送を禁止する一方、短い場合には、そ
の転送手段に対してサイクリックデータの転送を許可す
るようにしたものである。
【0013】この発明に係るデータ入出力装置は、サイ
クリックデータの転送を禁止する場合には、サイクリッ
クメモリに対するアクセスをCPUに指示し、サイクリ
ックデータの転送を許可する場合には、主メモリに対す
るアクセスをCPUに指示するようにしたものである。
【0014】この発明に係るデータ入出力装置は、制御
手段からサイクリックメモリに対するアクセスが指示さ
れている場合に、CPUからソフトウエア上のアドレス
がバスに出力されると、そのアドレスをアドレス情報に
したがってサイクリックメモリのアドレスに変更するよ
うにしたものである。
【0015】この発明に係るデータ入出力装置は、制御
手段から主メモリに対するアクセスが指示されている場
合に、CPUからソフトウエア上のアドレスがバスに出
力されると、そのアドレスをアドレス情報にしたがって
主メモリのアドレスに変更するようにしたものである。
【0016】この発明に係るデータ入出力装置は、バス
に接続されているデバイスのバス使用状況を監視し、サ
イクリックデータの更新周期時間内に転送手段がサイク
リックデータの転送を完了することができるか否かを判
定する判定手段を設けたものである。
【0017】この発明に係るデータ入出力装置は、判定
手段によりサイクリックデータの転送を完了できないと
判定された場合には、サイクリックメモリに格納されて
いるサイクリックデータのうち、重要度が低いサイクリ
ックデータの転送を中止するようにしたものである。
【0018】この発明に係るデータ入出力装置は、判定
手段によりサイクリックデータの転送を完了できないと
判定された場合には、バスに接続されているデバイスに
対してバスの使用を制限する使用制限手段を設けたもの
である。
【0019】この発明に係るデータ入出力装置は、判定
手段によりサイクリックデータの転送を完了できないと
判定された場合には、バスに接続されているデバイスに
対してバスの使用を禁止する使用禁止手段を設けたもの
である。
【0020】この発明に係るデータ入出力装置は、バス
に複数のデバイスが接続されている場合には、バスの使
用を禁止するデバイスを一定時間ごとに切り換えるよう
にしたものである。
【0021】この発明に係るデータ入出力装置は、転送
手段がサイクリックデータをDMA方式を用いて転送す
る際、記憶手段により記憶された配置情報を参照して、
複数の領域に分散されたサイクリックデータを合体する
ようにしたものである。
【0022】この発明に係るデータ入出力装置は、転送
手段がサイクリックデータをDMA方式を用いて転送す
る際、記憶手段により記憶された配置情報を参照して、
そのサイクリックデータを分割するようにしたものであ
る。
【0023】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態1. 図1はこの発明の実施の形態1によるデータ入出力装置
を示す構成図であり、図において、21,22,23は
データ伝送路24に接続された同一構成のデータ入出力
装置、24はサイクリックデータを伝送するデータ伝送
路、25は例えばPCIバス等のI/Oバス(バス)、
26はI/Oバス25とデータ伝送路24に接続された
通信カード、27はデータ入出力装置22,23から送
信されたサイクリックデータを受信するとともに、その
サイクリックデータのデータフォーマットをCPU28
が認識できるデータフォーマットに変換して、サイクリ
ックメモリ29に格納する一方、サイクリックメモリ2
9に格納されたサイクリックデータのデータフォーマッ
トをデータ伝送路24に出力できるデータフォーマット
に変換して、そのサイクリックデータをデータ伝送路2
4に出力する伝送アクセス制御部、28は通信カード2
6のCPU(転送手段)、29はサイクリックデータを
格納するサイクリックメモリ、30はサイクリックメモ
リ29に格納されたサイクリックデータを主メモリ35
にDMA転送するDMA制御部(転送手段)である。
【0024】また、31,32はI/Oバス25に接続
されたデバイス、33はI/Oバス25に出力されたデ
ータのアドレスがシステムバス34が管理するアドレス
である場合、または、システムバス34に出力されたデ
ータのアドレスがI/Oバス25が管理するアドレスで
ある場合、I/Oバス25とシステムバス34を接続す
るバスブリッジ、34はシステムバス(バス)、35は
DMA制御部30によりサイクリックデータがDMA転
送されると、そのサイクリックデータを格納する主メモ
リ、36はシステムバス34に接続され、サイクリック
メモリ29又は主メモリ35をアクセスするCPU、3
7はCPU36がサイクリックメモリ29又は主メモリ
35をアクセスするアクセス頻度(サイクリックデータ
の更新周期時間S内におけるCPU36のアクセス回数
Z)を計測する回数計測部(計測手段)、38はCPU
36のアクセス頻度からCPU36のバス占有時間T
1,T2を計算するとともに、サイクリックデータのデ
ータ数GからDMA制御部30のバス占有時間T3を計
算し、その計算結果T1,T2,T3に応じてDMA制
御部30の転送処理を制御する配置制御部(制御手段)
である。
【0025】次に動作について説明する。まず、データ
入出力装置22または23がサイクリックデータをデー
タ伝送路24に出力すると、通信カード26の伝送アク
セス制御部27が、データ伝送路24からサイクリック
データを受信する。そして、伝送アクセス制御部27
は、データ伝送路24からサイクリックデータを受信す
ると、そのサイクリックデータのデータフォーマットを
CPU28が認識できるデータフォーマットに変換し
て、サイクリックメモリ29に格納する。
【0026】そして、サイクリックメモリ29にサイク
リックデータが格納されたのち、後述する配置制御部3
8からサイクリックデータの転送を許可する通知をCP
U28が受信すると、CPU28の指示の下に、DMA
制御部30が、サイクリックメモリ29に格納されたサ
イクリックデータを主メモリ35に対してDMA転送す
る(更新周期時間Sが経過するごとに、サイクリックデ
ータを定期的に転送する)。ただし、後述する配置制御
部38からサイクリックデータの転送を禁止する通知を
CPU28が受信すると、CPU28の指示の下に、サ
イクリックデータのDMA転送を中止する。これによ
り、CPU36は、サイクリックメモリ29又は主メモ
リ35の何れかをアクセスすれば、データ入出力装置2
2等から送信されたサイクリックデータを取得すること
ができるとともに、そのサイクリックデータを更新する
ことができる。
【0027】しかし、CPU36が主メモリ35をアク
セスする際に、CPU36がシステムバス34を占有す
る占有時間(DMA制御部30がDMA転送する際に、
I/Oバス25及びシステムバス34を占有する占有時
間を含む)と、サイクリックデータを主メモリ35にD
MA転送せずに、CPU36が直接サイクリックメモリ
29をアクセスする際に、CPU36がI/Oバス25
及びシステムバス34を占有する占有時間は異なる。
【0028】そこで、CPU36がアクセスする対象を
占有時間が短いメモリにすれば、その分だけ、I/Oバ
ス25等の負荷が軽減されるので、回数計測部37及び
配置制御部38が下記に示すようにして、サイクリック
データをDMA転送するか否かを判断する(サイクリッ
クメモリ29又は主メモリ35の何れをアクセスするか
を判断する)。即ち、回数計測部37が、サイクリック
データの更新周期時間S内において、CPU36がサイ
クリックメモリ29又は主メモリ35をアクセスするア
クセス回数Zを計測する。
【0029】そして、回数計測部37がCPU36のア
クセス回数Zを計測すると、配置制御部38が、サイク
リックメモリ29に対するCPU36のアクセス時間A
(秒/ワード)にCPU36のアクセス回数Zを乗算し
て、CPU36がサイクリックメモリ29をアクセスす
る場合のCPU36のバス占有時間T1を計算する。 T1 = A×Z ただし、アクセス時間Aはハードウエア情報として予め
設定されている。また、配置制御部38は、主メモリ3
5に対するCPU36のアクセス時間B(秒/ワード)
にCPU36のアクセス回数Zを乗算して、CPU36
が主メモリ35をアクセスする場合のCPU36のバス
占有時間T2を計算する。 T2 = B×Z ただし、アクセス時間Bはハードウエア情報として予め
設定されている。
【0030】さらに、DMA転送するサイクリックデー
タのデータ数G(ワード)にDMA制御部30のデータ
転送能力C(秒/ワード)を乗算して、DMA制御部3
0のバス占有時間T3を計算する。 T3 = G×C ただし、データ転送能力Cはハードウエア情報として予
め設定されている。なお、A>B>Cの関係がある。
【0031】そして、配置制御部38は、バス占有時間
T1,T2,T3を計算すると、バス占有時間T2と、
バス占有時間T3の合計時間T4をバス占有時間T1と
比較し、合計時間T4がバス占有時間T1より長い場合
には、サイクリックメモリ29をアクセスする方がバス
占有時間が短いので、メモリのアクセス対象をサイクリ
ックメモリ29とする旨をCPU36に通知するととも
に、サイクリックデータの転送を禁止する旨を通信カー
ド26のCPU28に通知する。 T4 = T2+T3 T4 > T1 一方、合計時間T4がバス占有時間T1より短い場合に
は、主メモリ35をアクセスする方がバス占有時間が短
いので、メモリのアクセス対象を主メモリ35とする旨
をCPU36に通知するとともに、サイクリックデータ
の転送を許可する旨を通信カード26のCPU28に通
知する。 T4 < T1
【0032】これにより、CPU36は、配置制御部3
8から指示されたメモリをアクセス対象として、データ
入出力装置22等から送信されたサイクリックデータを
取得するとともに、そのサイクリックデータを更新す
る。なお、CPU36のアクセス対象が主メモリ35で
ある場合、CPU36は主メモリ35をアクセスするこ
とになるが、CPU36により更新されたサイクリック
データは、DMA制御部30がサイクリックメモリ29
から主メモリ35にサイクリックデータをDMA転送す
る際、同時に、主メモリ35からサイクリックメモリ2
9にDMA転送される。因みに、配置制御部38は、サ
イクリックデータの更新周期時間Sが経過するごとに、
アクセス対象を判断して、CPU36のアクセス対象を
制御する。
【0033】以上で明らかなように、この実施の形態1
によれば、CPU36のアクセス頻度からCPU36の
バス占有時間T1,T2を計算するとともに、サイクリ
ックデータのデータ数GからDMA制御部30のバス占
有時間T3を計算し、その計算結果T1,T2,T3に
応じてDMA制御部30の転送処理を制御するように構
成したので、I/Oバス25及びシステムバス34の負
荷が軽減されるようになり、その結果、データ入力装置
22または23から送信されるサイクリックデータの更
新箇所が増加しても、サイクリックデータの更新周期を
長くすることなく、重要なサイクリックデータが破棄さ
れる可能性を軽減することができる効果を奏する。
【0034】実施の形態2. 図2はこの発明の実施の形態2によるデータ入出力装置
を示す構成図であり、図において、図1と同一符号は同
一または相当部分を示すので説明を省略する。39はC
PU36におけるソフトウエア(以下、「S/W」とい
う)上のアドレスと、主メモリ35のアドレスと、サイ
クリックメモリ29のアドレスとの対応関係を示すアド
レス情報を格納するアドレス情報格納部(情報格納手
段)、40は配置制御部38からサイクリックメモリ2
9に対するアクセスが指示されている場合に、CPU3
6からS/W上のアドレスがシステムバス34に出力さ
れると、そのアドレスをアドレス情報にしたがってサイ
クリックメモリ29のアドレスに変更する一方、配置制
御部38から主メモリ35に対するアクセスが指示され
ている場合に、CPU36からS/W上のアドレスがシ
ステムバス34に出力されると、そのアドレスをアドレ
ス情報にしたがって主メモリ35のアドレスに変更する
アドレス変換部(アドレス変更手段)である。
【0035】次に動作について説明する。アドレス情報
格納部39及びアドレス変換部40を設けた点以外は、
上記実施の形態1と同様であるため、アドレス情報格納
部39及びアドレス変換部40の動作についてのみ説明
する。
【0036】まず、アドレス情報格納部39には、図3
に示すように、CPU36におけるS/W上のアドレス
と、主メモリ35のアドレスと、サイクリックメモリ2
9のアドレスの対応関係を示すアドレス情報が格納され
ており、例えば、CPU36が、“150”のアドレス
をシステムバス34に出力すると、アドレス変換部40
が、メモリのアクセス対象が主メモリ35であるのか、
サイクリックメモリ29であるのかを配置制御部38の
出力から判断する。
【0037】例えば、メモリのアクセス対象がサイクリ
ックメモリ29である場合には、システムバス34に出
力された“150”のアドレスをサイクリックメモリ2
9のアドレスに変更するため、アドレス情報格納部39
に格納されたアドレス情報を参照する。そして、図3の
場合には、“150”のアドレスに対応するアドレスは
“1150”であるので、“150”のアドレスを“1
150”に変更する。これにより、バスブリッジ33が
システムバス34とI/Oバス25を電気的に接続する
ので、CPU36はサイクリックメモリ29の“115
0”の番地に格納されたサイクリックデータをリード・
ライトすることができる。
【0038】なお、メモリのアクセス対象が主メモリ3
5である場合には、同様に、システムバス34に出力さ
れた“150”のアドレスを主メモリ35のアドレスに
変更するが、図3の場合、CPU36のS/W上のアド
レスと、主メモリ35のアドレスが一致している例を示
しているので、システムバス34に出力された“15
0”のアドレスは変更されず、CPU36は主メモリ3
5の“150”の番地に格納されたサイクリックデータ
をリード・ライトすることになる。
【0039】以上で明らかなように、この実施の形態2
によれば、CPU36からS/W上のアドレスがシステ
ムバス34に出力されると、そのアドレスをアドレス情
報にしたがってサイクリックメモリ29又は主メモリ3
5のアドレスに変更するように構成したので、CPU3
6はメモリのアクセス対象を認識する必要がなく、アク
セス対象が変更されても、S/W上のアドレスを出力す
れば、必要なサイクリックデータをリード・ライトする
ことができるようになり、その結果、サイクリックデー
タの入出力に伴うCPU36の負荷を大幅に軽減するこ
とができる効果を奏する。なお、マルチCPU構成の場
合には、メモリのアクセス対象が変更される際の各CP
Uのサイクリックデータの整合性も保証される。
【0040】実施の形態3. 図4はこの発明の実施の形態3によるデータ入出力装置
を示す構成図であり、図において、図2と同一符号は同
一または相当部分を示すので説明を省略する。41はI
/Oバス25に接続されているデバイス31,32のバ
ス使用状況を監視し、サイクリックデータの更新周期時
間S内にDMA制御部30がサイクリックデータの転送
を完了することができるか否かを判定するI/Oバス監
視部(判定手段)、42は図1及び図2におけるCPU
28と同様の機能の他に、I/Oバス監視部41により
サイクリックデータの転送を完了できないと判定された
場合には、サイクリックメモリ29に格納されているサ
イクリックデータのうち、重要度が低いサイクリックデ
ータの転送を中止するCPU(転送手段)である。
【0041】次に動作について説明する。I/Oバス監
視部41及びCPU42以外は、上記実施の形態2と同
様であるため、I/Oバス監視部41及びCPU42の
動作についてのみ説明する。まず、I/Oバス監視部4
1は、I/Oバス25に接続されているデバイス31,
32のバス使用状況を監視し、サイクリックデータの更
新周期時間S内にDMA制御部30がサイクリックデー
タの転送を完了することができるか否かを判定する。
【0042】即ち、デバイス31,32のバス使用頻度
が上昇して、I/Oバス25の負荷が重くなると、DM
A制御部30がI/Oバス25を使用することができる
時間が短くなるので、サイクリックデータの更新周期時
間Sからデバイス31のバス使用時間J1及びデバイス
32のバス使用時間J2を減算し、その減算結果SJと
DMA制御部30におけるI/Oバス25のバス占有時
間T3(=G×C)を比較する。 SJ = S−J1−J2
【0043】そして、I/Oバス監視部41は、DMA
制御部30におけるI/Oバス25のバス占有時間T3
が減算結果SJより短い場合には、更新周期時間S内に
サイクリックデータの転送を完了できると判断するが、
バス占有時間T3が減算結果SJより長い場合には、更
新周期時間S内にサイクリックデータの転送を完了でき
ないと判断し、その旨を通信カード26のCPU42に
通知する。
【0044】そして、I/Oバス監視部41から更新周
期時間S内にサイクリックデータの転送を完了できない
旨の通知を受けると、CPU42は、サイクリックメモ
リ29に格納されているサイクリックデータのうち、重
要度が低いサイクリックデータの転送を中止して(デー
タの重要度は予め設定されいる)、I/Oバス25のバ
ス占有時間T3を短くし、重要なサイクリックデータが
確実にDMA転送されるようにする。
【0045】以上で明らかなように、この実施の形態3
によれば、I/Oバス監視部41によりサイクリックデ
ータの転送を完了できないと判定された場合には、サイ
クリックメモリ29に格納されているサイクリックデー
タのうち、重要度が低いサイクリックデータの転送を中
止するように構成したので、デバイス31,32におけ
るI/Oバス25の使用頻度が上昇しても、重要なサイ
クリックデータを確実にDMA転送することができる効
果を奏する。
【0046】実施の形態4. 図5はこの発明の実施の形態4によるデータ入出力装置
を示す構成図であり、図において、図4と同一符号は同
一または相当部分を示すので説明を省略する。43はI
/Oバス監視部41によりサイクリックデータの転送を
完了できないと判定された場合には、I/Oバス25に
接続されているデバイス31,32に対してバスの使用
を制限する使用制限部(使用制限手段)である。
【0047】次に動作について説明する。上記実施の形
態3では、I/Oバス監視部41によりサイクリックデ
ータの転送を完了できないと判定された場合には、CP
U42がサイクリックメモリ29に格納されているサイ
クリックデータのうち、重要度が低いサイクリックデー
タの転送を中止するようにしたものについて示したが、
使用制限部43がI/Oバス25に接続されているデバ
イス31,32に対してバスの使用を制限(バスアクセ
スの停止またはアクセス回数の低下)するようにしても
よい。
【0048】これにより、デバイス31,32における
I/Oバス25の使用頻度が低下するため、DMA制御
部30のバス占有時間T3を更新周期時間S内において
確保することができるようになり、その結果、すべての
サイクリックデータをDMA転送することができる効果
を奏する。
【0049】実施の形態5. 図6はこの発明の実施の形態5によるデータ入出力装置
を示す構成図であり、図において、図4と同一符号は同
一または相当部分を示すので説明を省略する。44はバ
スブリッジ33やデバイス31,32がI/Oバス25
を使用するとき、I/Oバス25のアクセス権を発行す
るI/Oバス調停部であり、I/Oバス監視部41によ
りサイクリックデータの転送を完了できないと判定され
た場合には、I/Oバス25に接続されているデバイス
31,32に対してI/Oバス25のアクセス権の発行
を中止する使用禁止手段を構成している。
【0050】次に動作について説明する。上記実施の形
態4では、I/Oバス監視部41によりサイクリックデ
ータの転送を完了できないと判定された場合には、使用
制限部43がI/Oバス25に接続されているデバイス
31,32に対してバスの使用を制限(バスアクセスの
停止またはアクセス回数の低下)するものについて示し
たが、I/Oバス調停部44がデバイス31,32に対
してI/Oバス25のアクセス権の発行を中止するよう
にしてもよく、上記実施の形態4と同様の効果を奏する
ことができる。なお、上記実施の形態4の場合、使用制
限部43から使用の制限指令を受けると、デバイス3
1,32内のCPU等が、I/Oバス25の使用頻度を
減らす等の機能を有する必要があるが、この実施の形態
5の場合、デバイス31,32は、I/Oバス調停部4
4からアクセス権が発行されたか否かを判断するだけで
よく、デバイス31,32のハードウエア構成を簡略化
することができる。
【0051】実施の形態6. 図7はこの発明の実施の形態6によるデータ入出力装置
を示す構成図であり、図において、図6と同一符号は同
一または相当部分を示すので説明を省略する。45はア
クセス権の発行を中止している時間をカウントし、その
中止時間が設定時間を越えると、その旨をI/Oバス調
停部46に通知する時間カウント部(使用禁止手段)、
46は図6のI/Oバス調停部44と同様の機能を有す
る他に、アクセス権の発行を中止している時間が設定時
間を越えると、アクセス権の発行を中止するデバイスを
切り換えるI/Oバス調停部(使用禁止手段)である。
【0052】次に動作について説明する。上記実施の形
態5では、例えば、デバイス31に比べてデバイス32
の優先度が低い場合には、I/Oバス25の負荷が軽減
されるまでデバイス32に対するアクセス権の発行が中
止されることになる。
【0053】そこで、この実施の形態6では、デバイス
32の優先度が低い場合でも、ある程度、I/Oバス2
5を使用できるようにするため、I/Oバス調停部46
が、デバイス32に対するアクセス権の発行を中止する
と、時間カウント部45が、デバイス32に対するアク
セス権の発行が中止されている時間をカウントし、その
中止時間が設定時間を越えると、その旨をI/Oバス調
停部46に通知する。そして、I/Oバス調停部46
は、時間カウント部45から通知を受けると、デバイス
32に対するアクセス権の発行の中止を解除し、デバイ
ス31に対するアクセス権の発行を中止する。
【0054】これにより、アクセス権の発行が中止され
るデバイスが時間の経過に伴って変更されるため、優先
度が低いデバイスも、ある程度はI/Oバス25を使用
することができるようになる効果を奏する。
【0055】実施の形態7. 図8はこの発明の実施の形態7によるデータ入出力装置
を示す構成図、図9は主メモリとサイクリックメモリ間
のデータ経路を示す概略構成図である。図において、図
7と同一符号は同一または相当部分を示すので説明を省
略する。47はサイクリックメモリ29における複数の
領域に分散して格納されたサイクリックデータの配置情
報を記憶する記憶部(記憶手段)、48はDMA制御部
30がサイクリックデータをDMA転送する際、記憶部
47により記憶された配置情報を参照して、複数の領域
に分散されたサイクリックデータを合体する配置変換部
(合体手段)、49は主メモリ35における複数の領域
に分散して格納するサイクリックデータの配置情報を記
憶する記憶部(記憶手段)、50はDMA制御部30が
サイクリックデータをDMA転送する際、記憶部49に
より記憶された配置情報を参照して、そのサイクリック
データを分割する配置変換部(分割手段)である。
【0056】次に動作について説明する。記憶部47,
49及び配置変換部48,50を設けた点以外は、上記
実施の形態6と同様であるため、記憶部47,49及び
配置変換部48,50の動作についてのみ説明する。
【0057】まず、記憶部47には、図10に示すよう
に、サイクリックメモリ29のA領域,B領域及びC領
域に分散して格納されたサイクリックデータの配置情報
が記憶され、記憶部49には、図10に示すように、主
メモリ35のD領域,E領域及びF領域に分散して格納
するサイクリックデータの配置情報が記憶されている。
【0058】そして、配置変換部48は、DMA制御部
30がサイクリックデータをDMA転送する際、サイク
リックデータが分散配置されていると、サイクリックデ
ータを3回に分けて転送しなければならず(図10の場
合は、サイクリックデータが3つの領域に分散配置され
ている為)、I/Oバス25及びシステムバス34のバ
ス占有時間が長くなるため、記憶部47により記憶され
た配置情報を参照して、複数の領域に分散されたサイク
リックデータを合体して、連続データに変換する。
【0059】このようにして、連続データに変換された
サイクリックデータがDMA転送されると、配置変換部
50が、記憶部49により記憶された配置情報を参照し
て、サイクリックデータを分割し、その分割したサイク
リックデータを主メモリ35のD領域,E領域及びF領
域に格納する。
【0060】以上で明らかなように、この実施の形態7
によれば、DMA制御部30がサイクリックデータをD
MA転送する際、複数の領域に分散配置されたサイクリ
ックデータを合体して、連続データに変換するように構
成したので、DMA制御部30は一度にサイクリックデ
ータをDMA転送することができるようになり、その結
果、DMA制御部30におけるI/Oバス25及びシス
テムバス34のバス占有時間を短くすることができる効
果を奏する。
【0061】
【発明の効果】以上のように、この発明によれば、CP
Uのアクセス頻度からCPUのバス占有時間を計算する
とともに、サイクリックデータのデータ数から転送手段
のバス占有時間を計算し、その計算結果に応じて転送手
段の転送処理を制御するように構成したので、バスの負
荷が軽減されるようになり、その結果、他のデータ入力
装置から送信されるサイクリックデータの更新箇所が増
加しても、サイクリックデータの更新周期を長くするこ
となく、重要なサイクリックデータが破棄される可能性
を軽減することができる効果がある。また、CPUがサ
イクリックメモリ又は主メモリをアクセスするアクセス
頻度として、サイクリックデータの更新周期時間内にお
けるCPUのアクセス回数を計測するように構成したの
で、CPUのバス占有時間を認識することができるよう
になる効果がある。
【0062】この発明によれば、サイクリックメモリに
対するCPUのアクセス時間に計測手段により計測され
CPUのアクセス回数を乗算して、そのCPUがサイ
クリックメモリをアクセスする場合のCPUのバス占有
時間を計算するとともに、主メモリに対するCPUのア
クセス時間に計測手段により計測されたCPUのアクセ
ス回数を乗算して、そのCPUが主メモリをアクセスす
る場合のCPUのバス占有時間を計算する一方、転送手
段が転送するサイクリックデータのデータ数に当該転送
手段のデータ転送能力を乗算して、その転送手段のバス
占有時間を計算するように構成したので、CPU等のバ
ス占有時間が短くなるアクセス対象を特定することがで
きるようになる効果がある。
【0063】この発明によれば、CPUが主メモリをア
クセスする場合のCPUのバス占有時間と転送手段のバ
ス占有時間の合計時間が、CPUがサイクリックメモリ
をアクセスする場合のCPUのバス占有時間より長い場
合には、その転送手段に対してサイクリックデータの転
送を禁止する一方、短い場合には、その転送手段に対し
てサイクリックデータの転送を許可するように構成した
ので、CPU等のバス占有時間が短くなり、バスの負荷
が軽減される効果がある。
【0064】この発明によれば、サイクリックデータの
転送を禁止する場合には、サイクリックメモリに対する
アクセスをCPUに指示し、サイクリックデータの転送
を許可する場合には、主メモリに対するアクセスをCP
Uに指示するように構成したので、CPU等のバス占有
時間が短くなり、バスの負荷が軽減される効果がある。
【0065】この発明によれば、制御手段からサイクリ
ックメモリに対するアクセスが指示されている場合に、
CPUからソフトウエア上のアドレスがバスに出力され
ると、そのアドレスをアドレス情報にしたがってサイク
リックメモリのアドレスに変更するように構成したの
で、CPUはメモリのアクセス対象を認識する必要がな
く、アクセス対象が変更されても、ソフトウエア上のア
ドレスを出力すれば、必要なサイクリックデータをリー
ド・ライトすることができるようになり、その結果、サ
イクリックデータの入出力に伴うCPUの負荷を大幅に
軽減することができる効果がある。
【0066】この発明によれば、制御手段から主メモリ
に対するアクセスが指示されている場合に、CPUから
ソフトウエア上のアドレスがバスに出力されると、その
アドレスをアドレス情報にしたがって主メモリのアドレ
スに変更するように構成したので、CPUはメモリのア
クセス対象を認識する必要がなく、アクセス対象が変更
されても、ソフトウエア上のアドレスを出力すれば、必
要なサイクリックデータをリード・ライトすることがで
きるようになり、その結果、サイクリックデータの入出
力に伴うCPUの負荷を大幅に軽減することができる効
果がある。
【0067】この発明によれば、バスに接続されている
デバイスのバス使用状況を監視し、サイクリックデータ
の更新周期時間内に転送手段がサイクリックデータの転
送を完了することができるか否かを判定する判定手段を
設けるように構成したので、重要度の高いサイクリック
データを優先的に転送することができるようになる効果
がある。
【0068】この発明によれば、判定手段によりサイク
リックデータの転送を完了できないと判定された場合に
は、サイクリックメモリに格納されているサイクリック
データのうち、重要度が低いサイクリックデータの転送
を中止するように構成したので、バスに接続されたデバ
イスのバス使用頻度が上昇しても、重要なサイクリック
データを確実に転送することができる効果がある。
【0069】この発明によれば、判定手段によりサイク
リックデータの転送を完了できないと判定された場合に
は、バスに接続されているデバイスに対してバスの使用
を制限する使用制限手段を設けるように構成したので、
バスに接続されたデバイスのバス使用頻度が低下して、
転送手段のバス占有時間を更新周期時間内において確保
することができるようになり、その結果、すべてのサイ
クリックデータを転送することができる効果がある。
【0070】この発明によれば、判定手段によりサイク
リックデータの転送を完了できないと判定された場合に
は、バスに接続されているデバイスに対してバスの使用
を禁止する使用禁止手段を設けるように構成したので、
バスに接続されたデバイスのバス使用頻度が低下して、
転送手段のバス占有時間を更新周期時間内において確保
することができるようになり、その結果、すべてのサイ
クリックデータを転送することができる効果がある。
【0071】この発明によれば、バスに複数のデバイス
が接続されている場合には、バスの使用を禁止するデバ
イスを一定時間ごとに切り換えるように構成したので、
例えば、優先度が低いデバイスも、ある程度はバスを使
用することができるようになる効果がある。
【0072】この発明によれば、転送手段がサイクリッ
クデータをDMA方式を用いて転送する際、記憶手段に
より記憶された配置情報を参照して、複数の領域に分散
されたサイクリックデータを合体するように構成したの
で、転送手段が一度にサイクリックデータをDMA転送
することができるようになり、その結果、転送手段のバ
ス占有時間を短くすることができる効果がある。
【0073】この発明によれば、転送手段がサイクリッ
クデータをDMA方式を用いて転送する際、記憶手段に
より記憶された配置情報を参照して、そのサイクリック
データを分割するように構成したので、必要に応じてサ
イクリックデータを主メモリに分散配置することができ
る効果がある。
【図面の簡単な説明】
【図1】 この発明の実施の形態1によるデータ入出力
装置を示す構成図である。
【図2】 この発明の実施の形態2によるデータ入出力
装置を示す構成図である。
【図3】 アドレス情報格納部39に格納されたアドレ
ス情報を示すテーブル図である。
【図4】 この発明の実施の形態3によるデータ入出力
装置を示す構成図である。
【図5】 この発明の実施の形態4によるデータ入出力
装置を示す構成図である。
【図6】 この発明の実施の形態5によるデータ入出力
装置を示す構成図である。
【図7】 この発明の実施の形態6によるデータ入出力
装置を示す構成図である。
【図8】 この発明の実施の形態7によるデータ入出力
装置を示す構成図である。
【図9】 主メモリとサイクリックメモリ間のデータ経
路を示す概略構成図である。
【図10】 サイクリックデータの配置状態を説明する
メモリ配置図である。
【図11】 従来のデータ入出力装置を示す構成図であ
る。
【図12】 主メモリのメモリ空間を示すメモリ配置図
である。
【符号の説明】
25 I/Oバス(バス)、28,42 CPU(転送
手段)、29 サイクリックメモリ、30 DMA制御
部(転送手段)、31,32 デバイス、34システム
バス(バス)、35 主メモリ、36 CPU、37
回数計測部(計測手段)、38 配置制御部(制御手
段)、39 アドレス情報格納部(情報格納手段)、4
0 アドレス変換部(アドレス変更手段)、41 I/
Oバス監視部(判定手段)、43 使用制限部(使用制
限手段)、44,46 I/Oバス調停部(使用禁止手
段)、45 時間カウント部(使用禁止手段)、47,
49 記憶部(記憶手段)、48 配置変換部(合体手
段)、50 配置変換部(分割手段)。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平4−133540(JP,A) 特開 平3−19448(JP,A) 特開 平6−274463(JP,A) 特開 平5−136791(JP,A) 特開 平7−143147(JP,A) 特開 平8−202640(JP,A) 特開 平3−283943(JP,A) (58)調査した分野(Int.Cl.7,DB名) H04L 12/00 - 12/66 G06F 15/00 G06F 13/00 - 13/36

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項1】 サイクリックデータを格納するサイクリ
    ックメモリと、上記サイクリックメモリに格納されたサ
    イクリックデータを転送する転送手段と、上記転送手段
    によりサイクリックデータが転送されると、そのサイク
    リックデータを格納する主メモリと、上記サイクリック
    メモリ及び主メモリとバスを介して接続され、そのサイ
    クリックメモリ又は主メモリをアクセスするCPUと、
    そのCPUがサイクリックメモリ又は主メモリをアクセ
    スするアクセス頻度を計測する計測手段と、上記計測手
    段により計測されたCPUのアクセス頻度からCPUの
    バス占有時間を計算するとともに、サイクリックデータ
    のデータ数から上記転送手段のバス占有時間を計算し、
    その計算結果に応じて当該転送手段の転送処理を制御す
    る制御手段とを備えたデータ入出力装置において、上記
    計測手段は、CPUがサイクリックメモリ又は主メモリ
    をアクセスするアクセス頻度として、サイクリックデー
    タの更新周期時間内におけるCPUのアクセス回数を計
    測することを特徴とするデータ入出力装置。
  2. 【請求項2】 制御手段は、サイクリックメモリに対す
    るCPUのアクセス時間に計測手段により計測された
    PUのアクセス回数を乗算して、そのCPUがサイクリ
    ックメモリをアクセスする場合のCPUのバス占有時間
    を計算するとともに、主メモリに対するCPUのアクセ
    ス時間に計測手段により計測されたCPUのアクセス回
    数を乗算して、そのCPUが主メモリをアクセスする場
    合のCPUのバス占有時間を計算する一方、転送手段が
    転送するサイクリックデータのデータ数に当該転送手段
    のデータ転送能力を乗算して、その転送手段のバス占有
    時間を計算することを特徴とする請求項1記載のデータ
    入出力装置。
  3. 【請求項3】 制御手段は、CPUが主メモリをアクセ
    スする場合のCPUのバス占有時間と転送手段のバス占
    有時間の合計時間が、CPUがサイクリックメモリをア
    クセスする場合のCPUのバス占有時間より長い場合に
    は、その転送手段に対してサイクリックデータの転送を
    禁止する一方、短い場合には、その転送手段に対してサ
    イクリックデータの転送を許可することを特徴とする
    求項2記載のデータ入出力装置。
  4. 【請求項4】 制御手段は、サイクリックデータの転送
    を禁止する場合には、サイクリックメモリに対するアク
    セスをCPUに指示し、サイクリックデータの転送を許
    可する場合には、主メモリに対するアクセスをCPUに
    指示することを特徴とする請求項3記載のデータ入出力
    装置。
  5. 【請求項5】 CPUにおけるソフトウエア上のアドレ
    スとサイクリックメモリのアドレスの対応関係を示すア
    ドレス情報を格納する情報格納手段と、制御手段からサ
    イクリックメモリに対するアクセスが指示されている場
    合に、CPUからソフトウエア上のアドレスがバスに出
    力されると、そのアドレスをアドレス情報にしたがって
    サイクリックメモリのアドレスに変更するアドレス変更
    手段とを設けたことを特徴とする請求項4記載のデータ
    入出力装置。
  6. 【請求項6】 CPUにおけるソフトウエア上のアドレ
    スと主メモリのアドレスの対応関係を示すアドレス情報
    を格納する情報格納手段と、制御手段から主メモリに対
    するアクセスが指示されている場合に、CPUからソフ
    トウエア上のアドレスがバスに出力されると、そのアド
    レスをアドレス情報にしたがって主メモリのアドレスに
    変更するアドレス変更手段とを設けたことを特徴とする
    請求項4記載のデータ入出力装置。
  7. 【請求項7】 バスに接続されているデバイスのバス使
    用状況を監視し、サイクリックデータの更新周期時間内
    に転送手段がサイクリックデータの転送を完了すること
    ができるか否かを判定する判定手段を設けたことを特徴
    とする請求項3記載のデータ入出力装置。
  8. 【請求項8】 転送手段は、判定手段によりサイクリッ
    クデータの転送を完了できないと判定された場合には、
    サイクリックメモリに格納されているサイクリックデー
    タのうち、重要度が低いサイクリックデータの転送を中
    止することを特徴とする請求項3記載のデータ入出力装
    置。
  9. 【請求項9】 判定手段によりサイクリックデータの転
    送を完了できないと判定された場合には、バスに接続さ
    れているデバイスに対してバスの使用を制限する使用制
    限手段を設けたことを特徴とする請求項3記載のデータ
    入出力装置。
  10. 【請求項10】 判定手段によりサイクリックデータの
    転送を完了できないと判定された場合には、バスに接続
    されているデバイスに対してバスの使用を禁止する使用
    禁止手段を設けたことを特徴とする請求項3記載のデー
    タ入出力装置。
  11. 【請求項11】 使用禁止手段は、バスに複数のデバイ
    スが接続されている場合には、バスの使用を禁止するデ
    バイスを一定時間ごとに切り換えることを特徴とする
    求項10記載のデータ入出力装置。
  12. 【請求項12】 サイクリックメモリにおける複数の領
    域に分散して格納されたサイクリックデータの配置情報
    を記憶する記憶手段と、転送手段がサイクリックデータ
    をDMA方式を用いて転送する際、上記記憶手段により
    記憶された配置情報を参照して、複数の領域に分散され
    たサイクリックデータを合体する合体手段とを設けたこ
    とを特徴とする請求項1から請求項11のうちのいずれ
    か1項記載のデータ入出力装置。
  13. 【請求項13】 主メモリにおける複数の領域に分散し
    て格納するサイクリックデータの配置情報を記憶する記
    憶手段と、転送手段がサイクリックデータをDMA方式
    を用いて転送する際、上記記憶手段により記憶された配
    置情報を参照して、そのサイクリックデータを分割する
    分割手段とを設けたことを特徴とする請求項1から請求
    項11のうちのいずれか1項記載のデータ入出力装置。
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