JPH0322163A - コンピュータシステム - Google Patents
コンピュータシステムInfo
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- JPH0322163A JPH0322163A JP15703989A JP15703989A JPH0322163A JP H0322163 A JPH0322163 A JP H0322163A JP 15703989 A JP15703989 A JP 15703989A JP 15703989 A JP15703989 A JP 15703989A JP H0322163 A JPH0322163 A JP H0322163A
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- Japan
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- cpu
- bus
- vram
- memory
- dma
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- Pending
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- 230000002457 bidirectional effect Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 4
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〈産業上の利用分野〉
本発明は、Ｉ／ＯデバイスとノＤＭＡ （Ｄｉｒｅｃｔ
ＭｅｌｌＯｒｌｌｌ Ａｃｃｅｓｓ ：直接メモリアク
セス）を行うコンピュータシステムの性能向上に関する
ものである． く従来の技術〉 今日のコンピュータでは、Ｉ／Ｏデバイス（ディスク，
通信等）とのデータのやりとりは、ＣＰＵによる転送が
１データを転送する度に命令の実行を必要として処理速
度が遅いため、ＤＭＡによって行うのが一般的である．
近年、処理速度の向上を目指してＣＰＵのデータ幅は８
ビット→１６ビット→３２ビットと増え続け、現実に性
能が向上しているが、Ｉ／Ｏデバイスは以前として８ビ
ットのデータパスしか持っていないものが大部分である
．このようなＣＰＵとＩ／Ｏを一つのコンピュータとし
てまとめるためにはそれなりの工夫を必要とする． 第２図は従来のコンピュータシステムを示す構成ブロッ
ク図である．カード内のメインバスであるＣＰＵバス１
には、ＣＰＵ２，メモリ３，システムバスとのバスイン
タフェース回路（以下バスＩ／Ｆ回路と呼ぶ）４，ＤＭ
Ａコントローラ５が接続されている，Ｉ／Ｏ装置６１．
６２．・・・は概念的にはＣＰＵバス１に直接つながっ
ているのであるが、実際にはデータパス幅の整合をとる
ために変換回路７１，７２．・・・を介してＣＰＵバス
１に接続される，Ｉ／Ｏ装置６１，６２，・・・は制御
ライン８を介してＤＭＡコントローラ５により制御され
る． く発明が解決しようとする課題〉 しかしながらこのような構成ではＩ／Ｏ装置とメモリ間
の転送はＣＰＵバス１を経由して行なわれるが、３２ビ
ットのデータが４回に分けて転送されるので、その間Ｃ
ＰＵバス１を占有してＣＰＵ２の命令実行を妨げる．す
なわち、システムの性能の低下を招く．データを４個ま
とめてから転送する方式もあるが．、端数データの扱い
等処理が非常に複雑となる． 本発明は上記の問題を解決するためになされたもので、
ＣＰＵアクセスとＤＭＡとの競合を最小限にして、ＣＰ
Ｕの性能が十分に引出せるようなコンピュータシステム
を実現することを目的とする． く課題を解決するための手段〉 本発明に係るコンピュータシステムはデュアルポート構
成のメモリと、このメモリの一方のポートおよびＣＰＵ
が接続するＣＰＵバスと、前記メモリの他方のポートお
よびＩ／Ｏ装置が接続するＩ／Ｏバスと、ＣＰＵバスお
よびＩ／Ｏバスに接ａｔるＤＭＡコントローラとを備え
、ＤＭＡコントローラの制御によりＩ／Ｏ装置とメモリ
の間でＩ／Ｏバスを介して双方向のＤＭＡ転送を行うよ
うに構成したことを特徴とする． く作用〉 Ｉ／Ｏ装置とメモリの間でＤＭＡ転送を行うときはＩ／
Ｏバスを介して行い、ＣＰＵのメモリアクセスはＣＰＵ
バスを介して行うので、ＤＭＡによりＣＰＵの動作が妨
げられることがない．く実施例〉 以下、図面を用いて本発明を詳しく説明する．第１図は
本発明に係るコンピュータシステムの一実施例を示す構
成ブロック図である，第２図と同じ部分は同一の記号を
付して説明を省略する．３０は２つのポートから読みだ
し書込みができるデュアルポートメモリで、ビデオ用の
デュアルボ−トＲＡＭ （ＲａｎｄｏＩＩＡｃｃｅｓｓ
ＭｅＩｌｏｒｙ） （以下ＶＲＡＭと呼ぶ）を使用
したものである．ＶＲＡＭは一方が通常のＤＲＡＭと同
様のランダムアクセスポート（以下ランダムポートと呼
ぶ）、他方がシリアルアクセス主体のポート〈以下シリ
アルポートと呼ぶ）となっている．１はＣＰＵ２，バス
Ｉ／Ｆ回路４，ＤＭＡコントローラ５０およびＶＲＡ−
Ｍ３０のランダムポートが接続する３２ビット幅のＣＰ
Ｕバスである。９はＩ／Ｏ装置６１，６２，・・・，Ｄ
ＭＡコントローラ５０およびＶＲＡＭ３０のシリアルポ
ートが接続する８ビットの■／０バスである． 上記の構成のコンピュータシステムの動作を次に説明す
る，ＤＭＡコントローラ５０の制御により、Ｉ／Ｏ装置
６１．６２．・・・とＶＲＡＭ３０の間のＤＭＡ転送は
Ｉ／Ｏバス９を使用して双方向に行われる．すなわちＶ
ＲＡＭ３０のシリアルポートおよびＩ／Ｏバス９を介し
てシリアル転送が高速で行なわれる．一方ＣＰＵ２の命
令実行すなわちＣＰＵ２によるＶＲＡＭ３０のアクセス
は，ＣＰＵバス１およびＶＲＡＭ３０のランダムポート
を経由して行なわれる，ＶＲＡＭ３０の両ボトはほとん
ど独立にアクセスできるので、ＣＰＵ２の命令実行（メ
モリアクセス）はＶＲＡＭ ３ ０とＩ／Ｏ装置の間の
ＤＭＡ転送によって影響を受けない．したがってＣＰＵ
２が本来の性能を発揮することができる．厳密には、シ
リアルポート開の内容を本来のＶＲＡＭ３０のランダム
側に転送するとき、またはその逆方向に転送するときに
両一ポートの間で調停が行なわれ、一方が待機状態とな
るが、この転送はメモリの列の単位、例えば５１２バイ
トをひとまとめにして行なわれるので、頻度は十分に低
い． このような楕成のコンピュータシステムによれば、ＤＭ
ＡによりＣＰＵの動作が妨げられないので、本来の性能
が発揮できる． またＣＰＵｒｆｌＪとＩ／Ｏ側のデータパス幅が独立に
選べるので、既存のＬＳＩが利用しやすい．またデータ
パスの変換回路（第２図の７１．７２．・・・）が不要
である． なお上記の実施例ではデュアルポートメモリとしては、
容量を考慮してＶＲＡＭを用いているが、通常のデュア
ルポートメモリを使用することも、小容量という制約は
あるが、可能である．またＣＰＵバス１，Ｉ／Ｏバス９
のバス幅は上記の値に限らない． く発明の効果〉 以上の説明から明らかなように、本願発明によれば、Ｃ
ＰＵアクセスとＤＭＡとの競合を最小限にして、ＣＰＵ
の性能が十分に引呂せるようなコンピュータシステムを
簡単な横戒で実現することができる．
ＭｅｌｌＯｒｌｌｌ Ａｃｃｅｓｓ ：直接メモリアク
セス）を行うコンピュータシステムの性能向上に関する
ものである． く従来の技術〉 今日のコンピュータでは、Ｉ／Ｏデバイス（ディスク，
通信等）とのデータのやりとりは、ＣＰＵによる転送が
１データを転送する度に命令の実行を必要として処理速
度が遅いため、ＤＭＡによって行うのが一般的である．
近年、処理速度の向上を目指してＣＰＵのデータ幅は８
ビット→１６ビット→３２ビットと増え続け、現実に性
能が向上しているが、Ｉ／Ｏデバイスは以前として８ビ
ットのデータパスしか持っていないものが大部分である
．このようなＣＰＵとＩ／Ｏを一つのコンピュータとし
てまとめるためにはそれなりの工夫を必要とする． 第２図は従来のコンピュータシステムを示す構成ブロッ
ク図である．カード内のメインバスであるＣＰＵバス１
には、ＣＰＵ２，メモリ３，システムバスとのバスイン
タフェース回路（以下バスＩ／Ｆ回路と呼ぶ）４，ＤＭ
Ａコントローラ５が接続されている，Ｉ／Ｏ装置６１．
６２．・・・は概念的にはＣＰＵバス１に直接つながっ
ているのであるが、実際にはデータパス幅の整合をとる
ために変換回路７１，７２．・・・を介してＣＰＵバス
１に接続される，Ｉ／Ｏ装置６１，６２，・・・は制御
ライン８を介してＤＭＡコントローラ５により制御され
る． く発明が解決しようとする課題〉 しかしながらこのような構成ではＩ／Ｏ装置とメモリ間
の転送はＣＰＵバス１を経由して行なわれるが、３２ビ
ットのデータが４回に分けて転送されるので、その間Ｃ
ＰＵバス１を占有してＣＰＵ２の命令実行を妨げる．す
なわち、システムの性能の低下を招く．データを４個ま
とめてから転送する方式もあるが．、端数データの扱い
等処理が非常に複雑となる． 本発明は上記の問題を解決するためになされたもので、
ＣＰＵアクセスとＤＭＡとの競合を最小限にして、ＣＰ
Ｕの性能が十分に引出せるようなコンピュータシステム
を実現することを目的とする． く課題を解決するための手段〉 本発明に係るコンピュータシステムはデュアルポート構
成のメモリと、このメモリの一方のポートおよびＣＰＵ
が接続するＣＰＵバスと、前記メモリの他方のポートお
よびＩ／Ｏ装置が接続するＩ／Ｏバスと、ＣＰＵバスお
よびＩ／Ｏバスに接ａｔるＤＭＡコントローラとを備え
、ＤＭＡコントローラの制御によりＩ／Ｏ装置とメモリ
の間でＩ／Ｏバスを介して双方向のＤＭＡ転送を行うよ
うに構成したことを特徴とする． く作用〉 Ｉ／Ｏ装置とメモリの間でＤＭＡ転送を行うときはＩ／
Ｏバスを介して行い、ＣＰＵのメモリアクセスはＣＰＵ
バスを介して行うので、ＤＭＡによりＣＰＵの動作が妨
げられることがない．く実施例〉 以下、図面を用いて本発明を詳しく説明する．第１図は
本発明に係るコンピュータシステムの一実施例を示す構
成ブロック図である，第２図と同じ部分は同一の記号を
付して説明を省略する．３０は２つのポートから読みだ
し書込みができるデュアルポートメモリで、ビデオ用の
デュアルボ−トＲＡＭ （ＲａｎｄｏＩＩＡｃｃｅｓｓ
ＭｅＩｌｏｒｙ） （以下ＶＲＡＭと呼ぶ）を使用
したものである．ＶＲＡＭは一方が通常のＤＲＡＭと同
様のランダムアクセスポート（以下ランダムポートと呼
ぶ）、他方がシリアルアクセス主体のポート〈以下シリ
アルポートと呼ぶ）となっている．１はＣＰＵ２，バス
Ｉ／Ｆ回路４，ＤＭＡコントローラ５０およびＶＲＡ−
Ｍ３０のランダムポートが接続する３２ビット幅のＣＰ
Ｕバスである。９はＩ／Ｏ装置６１，６２，・・・，Ｄ
ＭＡコントローラ５０およびＶＲＡＭ３０のシリアルポ
ートが接続する８ビットの■／０バスである． 上記の構成のコンピュータシステムの動作を次に説明す
る，ＤＭＡコントローラ５０の制御により、Ｉ／Ｏ装置
６１．６２．・・・とＶＲＡＭ３０の間のＤＭＡ転送は
Ｉ／Ｏバス９を使用して双方向に行われる．すなわちＶ
ＲＡＭ３０のシリアルポートおよびＩ／Ｏバス９を介し
てシリアル転送が高速で行なわれる．一方ＣＰＵ２の命
令実行すなわちＣＰＵ２によるＶＲＡＭ３０のアクセス
は，ＣＰＵバス１およびＶＲＡＭ３０のランダムポート
を経由して行なわれる，ＶＲＡＭ３０の両ボトはほとん
ど独立にアクセスできるので、ＣＰＵ２の命令実行（メ
モリアクセス）はＶＲＡＭ ３ ０とＩ／Ｏ装置の間の
ＤＭＡ転送によって影響を受けない．したがってＣＰＵ
２が本来の性能を発揮することができる．厳密には、シ
リアルポート開の内容を本来のＶＲＡＭ３０のランダム
側に転送するとき、またはその逆方向に転送するときに
両一ポートの間で調停が行なわれ、一方が待機状態とな
るが、この転送はメモリの列の単位、例えば５１２バイ
トをひとまとめにして行なわれるので、頻度は十分に低
い． このような楕成のコンピュータシステムによれば、ＤＭ
ＡによりＣＰＵの動作が妨げられないので、本来の性能
が発揮できる． またＣＰＵｒｆｌＪとＩ／Ｏ側のデータパス幅が独立に
選べるので、既存のＬＳＩが利用しやすい．またデータ
パスの変換回路（第２図の７１．７２．・・・）が不要
である． なお上記の実施例ではデュアルポートメモリとしては、
容量を考慮してＶＲＡＭを用いているが、通常のデュア
ルポートメモリを使用することも、小容量という制約は
あるが、可能である．またＣＰＵバス１，Ｉ／Ｏバス９
のバス幅は上記の値に限らない． く発明の効果〉 以上の説明から明らかなように、本願発明によれば、Ｃ
ＰＵアクセスとＤＭＡとの競合を最小限にして、ＣＰＵ
の性能が十分に引呂せるようなコンピュータシステムを
簡単な横戒で実現することができる．
第１図は本発明に係るコンピエータシステムの一実施例
を示す梢成ブロック図、第２図は従来のコンピュータシ
スデムを示す説明図である。 １・・・ｃｐｕバス、２・・・ＣＰＵ、９・・・Ｉ／Ｏ
バス、３０・・・メモリ、５０・・・ＤＭＡコントロー
ラ、６１，６２．・・・・・・Ｉ／Ｏ装置． マ Ｎ
を示す梢成ブロック図、第２図は従来のコンピュータシ
スデムを示す説明図である。 １・・・ｃｐｕバス、２・・・ＣＰＵ、９・・・Ｉ／Ｏ
バス、３０・・・メモリ、５０・・・ＤＭＡコントロー
ラ、６１，６２．・・・・・・Ｉ／Ｏ装置． マ Ｎ
Claims (1)
- デュアルポート構成のメモリと、このメモリの一方のポ
ートおよびＣＰＵが接続するＣＰＵバスと、前記メモリ
の他方のポートおよびＩ／Ｏ装置が接続するＩ／Ｏバス
と、ＣＰＵバスおよびＩ／Ｏバスに接続するＤＭＡコン
トローラとを備え、ＤＭＡコントローラの制御によりＩ
／Ｏ装置とメモリの間でＩ／Ｏバスを介して双方向のＤ
ＭＡ転送を行うように構成したことを特徴とするコンピ
ュータシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15703989A JPH0322163A (ja) | 1989-06-20 | 1989-06-20 | コンピュータシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15703989A JPH0322163A (ja) | 1989-06-20 | 1989-06-20 | コンピュータシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322163A true JPH0322163A (ja) | 1991-01-30 |
Family
ID=15640857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15703989A Pending JPH0322163A (ja) | 1989-06-20 | 1989-06-20 | コンピュータシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322163A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007016491A (ja) * | 2005-07-07 | 2007-01-25 | Gi Corporation:Kk | 非常用折畳式トイレ |
-
1989
- 1989-06-20 JP JP15703989A patent/JPH0322163A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007016491A (ja) * | 2005-07-07 | 2007-01-25 | Gi Corporation:Kk | 非常用折畳式トイレ |
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