JP3149436B2 - マイクロプロセッサ - Google Patents
マイクロプロセッサInfo
- Publication number
- JP3149436B2 JP3149436B2 JP30481590A JP30481590A JP3149436B2 JP 3149436 B2 JP3149436 B2 JP 3149436B2 JP 30481590 A JP30481590 A JP 30481590A JP 30481590 A JP30481590 A JP 30481590A JP 3149436 B2 JP3149436 B2 JP 3149436B2
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- JP
- Japan
- Prior art keywords
- microprocessor
- mode
- present
- ports
- modes
- Prior art date
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサに関し、特にマルチチ
ップ構成のマイクロプロセッサに関する。
ップ構成のマイクロプロセッサに関する。
従来のマイクロプロセッサは、複数のポートを持つ場
合、アドレスとデータポートを複数組もっていた。
合、アドレスとデータポートを複数組もっていた。
上述した従来のマイクロプロセッサは、端子数に関し
てパッケージ上の限界を持っているのでパッケージ上の
限界以上にポート数を増やせないという欠点を有する。
てパッケージ上の限界を持っているのでパッケージ上の
限界以上にポート数を増やせないという欠点を有する。
本発明のマイクロプロセッサは、複数のモードを有す
るマイクロプロセッサにおいて、前記各モードに対応す
る個々のデータポートと一組のアドレス出力端子とを有
する単位マイクロプロセッサを前記モード数だけ有する
とともに、前記単位マイクロプロセッサにおける各モー
ドに対応するデータポートは互いに接続されている。
るマイクロプロセッサにおいて、前記各モードに対応す
る個々のデータポートと一組のアドレス出力端子とを有
する単位マイクロプロセッサを前記モード数だけ有する
とともに、前記単位マイクロプロセッサにおける各モー
ドに対応するデータポートは互いに接続されている。
次に、本発明について、図面を用いて説明する。
第１図は本発明の第一の実施例によるマイクロプロセ
ッサを用いた情報処理装置のブロック図である。マイク
ロプロセッサを２個用いることにより、フェッチ用ポー
トとデータアクセス用ポートを持つマイクロプロセッサ
を実現している。
ッサを用いた情報処理装置のブロック図である。マイク
ロプロセッサを２個用いることにより、フェッチ用ポー
トとデータアクセス用ポートを持つマイクロプロセッサ
を実現している。
今、マイクロプロセッサは２つのモード（モード1,モ
ード２）をもち、モード１ではフェッチ用ポートのアド
レスを出力し、モード２では、データアクセス用ポート
のアドレスを出力する。第１図中のCPU1は、モード１に
設定されており、そのアドレス出力は命令キャッシュ３
に接続されている。CPU2は、モード２に設定されてお
り、そのアドレス出力はデータキャッシュ４に接続され
ている。
ード２）をもち、モード１ではフェッチ用ポートのアド
レスを出力し、モード２では、データアクセス用ポート
のアドレスを出力する。第１図中のCPU1は、モード１に
設定されており、そのアドレス出力は命令キャッシュ３
に接続されている。CPU2は、モード２に設定されてお
り、そのアドレス出力はデータキャッシュ４に接続され
ている。
一方、第３図は、命令フェッチ用ポートとデータアク
セス用ポートの２ポートをもつ、従来のマイクロプロセ
ッサである。マイクロプロセッサ１つで実現できるが、
そのぶん端子数は多い。
セス用ポートの２ポートをもつ、従来のマイクロプロセ
ッサである。マイクロプロセッサ１つで実現できるが、
そのぶん端子数は多い。
第２図は、本発明の第二の実施例である。このマイク
ロプロセッサは、データポートを４つもっており、アド
レスは１組である。CPU1,2,3,4は、それぞれ、モード1,
2,3,4で動作しており、それぞれデータポート1,2,3,4に
対応するアドレスを出力する。アドレス，データ共32bi
t幅であるので１チップでこの機能を実現するには、（3
2＋32）×４＝256となり、ポートだけで256端子必要と
なるが、本発明では、32＋32×４＝160となる。
ロプロセッサは、データポートを４つもっており、アド
レスは１組である。CPU1,2,3,4は、それぞれ、モード1,
2,3,4で動作しており、それぞれデータポート1,2,3,4に
対応するアドレスを出力する。アドレス，データ共32bi
t幅であるので１チップでこの機能を実現するには、（3
2＋32）×４＝256となり、ポートだけで256端子必要と
なるが、本発明では、32＋32×４＝160となる。
以上説明したように本発明は、複数のモードと前記モ
ードと同数のデータポートと一組のアドレス出力端子を
持ち、それらのモードによりアドレス出力端子が、各ポ
ートのアドレス出力を行なうので、端子数の増加分をお
さえてポート数を増やすことができる。
ードと同数のデータポートと一組のアドレス出力端子を
持ち、それらのモードによりアドレス出力端子が、各ポ
ートのアドレス出力を行なうので、端子数の増加分をお
さえてポート数を増やすことができる。
第１図は本発明の一実施例のブロック構成図、第２図は
本発明の第二の実施例のブロック構成図、第３図は従来
例のブロック構成図である。 1,2,5,6,7,8……本発明のマイクロプロセッサ、3,4……
キャッシュ・メモリ、9,10,11,12……メモリ、13……従
来の２ポートを持つマイクロプロセッサ、14,15……キ
ャッシュ・メモリ。
本発明の第二の実施例のブロック構成図、第３図は従来
例のブロック構成図である。 1,2,5,6,7,8……本発明のマイクロプロセッサ、3,4……
キャッシュ・メモリ、9,10,11,12……メモリ、13……従
来の２ポートを持つマイクロプロセッサ、14,15……キ
ャッシュ・メモリ。
Claims (1)
- 【請求項１】複数のモードを有するマイクロプロセッサ
において、前記各モードに対応する個々のデータポート
と一組のアドレス出力端子とを有する単位マイクロプロ
セッサを前記モード数だけ有するとともに、前記単位マ
イクロプロセッサにおける各モードに対応するデータポ
ートは互いに接続されていることを特徴とするマイクロ
プロセッサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30481590A JP3149436B2 (ja) | 1990-11-09 | 1990-11-09 | マイクロプロセッサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30481590A JP3149436B2 (ja) | 1990-11-09 | 1990-11-09 | マイクロプロセッサ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04177550A JPH04177550A (ja) | 1992-06-24 |
| JP3149436B2 true JP3149436B2 (ja) | 2001-03-26 |
Family
ID=17937587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30481590A Expired - Fee Related JP3149436B2 (ja) | 1990-11-09 | 1990-11-09 | マイクロプロセッサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149436B2 (ja) |
-
1990
- 1990-11-09 JP JP30481590A patent/JP3149436B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04177550A (ja) | 1992-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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