JPH03184143A - メモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アドレス境界をまたがるメモリアクセスを一
回で行うメモリアクセス方゛式に関する。

〔従来技術〕

従来、マイクロコンピュータ（ＭＰＵ）及びプログラム
やデータを格納するメモリを有するコンピュータシステ
ムにおいて、ＭＰＵからメモリへのアクセスに対して、
メモリアクセスサイズ単位の境界にないメモリアドレス
に対するデータ転送を禁止しているものがある０例えば
、１６ビツトアーキテクチヤのＭＣ６８０００ＭＰＵで
は、奇数アドレスから偶数バイトのアクセスはできない
ようになっており、操作するデータをメモリ上に配置す
る場合、格納するメモリアドレスを意識する必要があっ
た。

これに対し、ＭＣ６８０００の上位機種であるＭＣ６８
００ＭＰＵでは、奇数アドレスからのワードアクセスを
可能にしている。これは、奇数アドレスからのワードア
クセスを、ＭＰＵがバイト単位のアクセスを２回行うこ
とによって実現しているものであり、データをメモリ上
に配置する場合、格納するメモリアドレスを意識する必
要がない。

〔発明が解決しようとする課題〕

しかし、上記従来技術は、データのメモリ上に配置する
上での制限はなくなったもののアクセス単位の境界にな
いデータをアクセスする場合には、複数回のメモリアク
セスが発生し、結果として。

プロセッサの実効性能が低下してしまうという問題があ
った。このような問題は、操作対象となるデータをメモ
リのアドレス境界を意識して配置することにより解決で
きるが、これでは、従来からの問題点すなわち操作する
データをメモリアドレスを意識して配置しなければなら
ないという問題点は解決できない、さらに、操作するデ
ータをデータサイズ単位のアドレス境界に配置できない
場合には上記問題点は解決されない０例えば、通信ネッ
トワーク分野において、プロトコルの制御情報（プロト
コルヘッダ）は、奇数バイトであったり可変長のものも
存在するため、プロトコルヘッダが、メモリ上にアドレ
ス境界をそろえて格納されるとは限らず、むしろ、そう
いったケースは少ない、従って、プロセッサが、メ・モ
リ上のプロトコルヘッダを処理する場合、その処理性能
は、プロトコルヘッダの格納アドレスによって、左右さ
れるという問題があった。

本発明は前記問題点を解決するためになされたものであ
る。

本発明の目的は、アドレス境界をまたがるメモリアクセ
スを、−回のアクセスで行うメモリアクセス方式を提供
することにある。

〔課題を解決するための手段〕

上記目的を達成するために、ｎバイト幅のデータポート
を持つメモリを１バイトのデータを保持するメモリチッ
プをｎ個並列に接続して構成し、さらに、プロセッサと
メモリの間に、ｎ個のメモリチップの中から、プロセッ
サからのアクセスの対象となるメモリチップを選択し、
対象とするデータが格納されるメモリチップ内のアドレ
スを求める手段と、プロセッサが出力するアドレスとア
クセスサイズから、ｎバイトのアドレス境界をまたがる
アクセスかどうかを判定する手段と、アドレス境界をま
たがるアクセスであった場合に、アドレスとアクセスサ
イズから、アドレス境界を越えるデータを保持するメモ
リチップを選択する手段と、アドレス境界を越えないメ
モリチップと、アドレス境界を越えるメモリチップに対
して、各々異なるチップ内アドレスを与える手段を有す
るバウンダリ調整回路を設けた。

また、アクセスするデータが格納されたメモリアドレス
及びアクセスサイズを出力する手段と、アクセスするデ
ータのサイズが、データバス幅以下であれば、その格納
アドレスにかかわらず、括してアクセスする手段を設け
た。

さらに、プロセッサからの分割したメモリライトアクセ
スに対して、プロセッサからの最初のライトデータを保
持し、最後のライトデータを受けた時に、保持している
データと合せて一括してメモリにライトする手段と、プ
ロセッサからの複数回に分割したメモリリードアクセス
に対して、プロセッサからの最初のリード要求で、指定
されたアドレスからデータバス幅のデータを一括してリ
ードし、プロセッサに対して分割してデータを渡す手段
と、分割されたメモリアクセス中かどうかの状態を保持
する手段を有するアクセスマルチプレクサを設けた。

〔作　用〕

前述した手段によれば、プロセッサからメモリへのメモ
リアクセスが、データバス幅単位のアドレス境界をまた
がるメモリアクセスを、バウンダリ調整回路が、アドレ
ス境界を越えないメモリに対するアドレスと、アドレス
境界を越えるメモリに対するアドレスの２種類のアドレ
スをメモリに出力することにより、１回のメモリアクセ
スで行える。

上記バウンダリ調整回路との連携により、プロセッサか
らメモリへのアクセスが、データバス幅単位のアドレス
境界をまたがるメモリアクセスを１回のメモリアクセス
で行える。

また、プロセッサからメモリへのメモリアクセスが、ア
クセスアドレスとアクセスサイズの関係により、１つの
データアクセスが、複数回のメモリアクセスに分割され
る従来のプロセッサでも、１回のメモリアクセスしか発
生しない。

〔実施例〕

以下、本発明の一実施例を図面を用いて具体的に説明す
る。

（実施例１） 本発明のメモリアクセス方式を実現するバウンダリ調整
回路の構成を第１図を用いて説明する。

第１図において、１０はＣＰＵ、２０はバイト単位に独
立したアクセスができるメモリ、３０は本発明のバウン
ダリ調整回路、　４ＧはＣＰＵとメモリを結合するため
のシステムバスである。ＣＰＵｌ０は、内部レジスタ１
１．メモリからアクセスしたデータを一時的に保持する
パスバッファ１３及び、パスバッファ１３に格納された
アクセスデータを内部レジスタ１１内に整列して格納す
るマルチプレクサ１２を有する。

本実施例のメモリ２０は、１バイトのデータを保持する
メモリを４つ配置し、３２ビツトのデータポートを構成
している。バウンダリ調整回路３０は、ＣＰＵｌ０が出
力するアドレスの下位２ビツトを除くアドレス情報を＋
１するアドレスインクリメンタ３２、プロセッサが出力
したアドレスと、プロセッサが出力したアドレスに１を
加えたアドレスを選択してメモリに与えるアドレスセレ
クタ３３、プロセッサが出力するアドレスの下位２ビツ
トＡｌ。

ＡＯと、アクセスサイズＡＳＩ、ＡＳＯから、アクセス
するメモリへのチップ選択信号と、データバス幅単位の
アドレス境界を越えるメモリチップの選択信号を出力す
るメモリ制御回路３１から構成される。

上記バウンダリ調整回路３０は、ＣＰＵ１０からのメモ
リアクセスが、データバス幅単位のアドレス境界をまた
がるアクセスであった場合、従来のメモリアクセス方法
では、複数回に分割されたメモリアクセスを必要として
いたものを、１回のメモリアクセスで実現するものであ
る。

第２図を用いて、本発明のメモリアクセス方法を説明す
ると、バウンダリ制御回路３０は、ＣＰＵ１Ｏから出力
されるアドレスから下位２ビツトＡｌ。

ＡＯを除いたアドレスＡを求める（１００）、このアド
レスＡは、メモリチップ内のアドレスを表わす０次にメ
モリ制御回路３１によって、ＣＰＵｌ０から出力される
アドレス信号の下位２ビツトとアクセスサイズからアク
セスされるアドレスが、データバス幅単位のアドレス境
界をまたがるかどうかを判断しく２００，３００）アド
レス境界をまたがらない場合には、アクセスの対象とな
るメモリに、アドレスＡを与えてアクセスする（４００
）。

一方、アドレス境界をまたがる場合には、１００で求め
たアドレスＡに１を加えたＡ＋１を求める（５００）、
次にメモリ制御回路３！によって、アドレス境界を越え
ないメモリに対してアドレスＡを与え、アドレス境界を
越えるメモリに対して、先に求めたアドレスＡ＋１を与
え、アクセスの対象となるメモリチップを同時にアクセ
スする（６００）。

第３図は、メモリ制御回路３１における、ＣＰＵ１０か
ら出力されるアドレス信号の下位２ビツトＡ１、ＡＯ及
びアクセスサイズＡＳＩ、ＡＳＯから、アクセスの対象
となるメモリチップの選択及びアドレス境界を越え、Ａ
＋１のアドレスを与えるメモリチップの選択を行うハー
ドウェア回路の真理値表である。

第４図は、メモリアドレス１３番地から４バイトのデー
タが格納されていることを示すメモリマツプであり、第
５図は、上記データが、１回のメモリアクセスでＣＰＵ
ｌ０に読み込まれることを示した図である。

上記実施例によると、ＣＰＵからメモリへのアクセスに
おいて、アクセスするデータが、データバス幅以内のデ
ータサイズのものであれば、そのデータが格納されるア
ドレスによらず、１回のメモリアクセスで実現できるた
め、実効性能が高いプロセッサを構成できる。さらに、
メモリアドレスの境界制御を行うバウンダリ調整回路を
設けたことにより、プロセッサがメモリアドレスの境界
を意識する必要がなくなり、プロセッサの構造を簡単に
できる。

なお、データバス上のデータ形式と、プロセッサ内部の
レジスタ上のデータ形式を変換するマルチプレクサを、
バウンダリ調整回路に設けるようにしてもよい。

（実施例２） 第６図は、データバス幅サイズ単位のアドレス境界をま
たがるメモリアクセスを、２回のメモリアクセスに分割
して行うマイクロプロセッサ６８０２０に適用した場合
の構成図である。

第６図において、１０はマイクロプロセッサ６８０２０
．２０はメモリ、３０は、実施例１で説明したバウンダ
リ調整回路、４０はシステムバスである。

５０は本発明のアクセスマルチプレクサである。アクセ
スマルチプレクサ５０は、マイクロプロセッサ６８０２
０とシステムバス４０の間に接続され、マイクロプロセ
ッサ６８０２０からドライブされる複数回の分割された
メモリアクセスを、実際のメモリ２０に対して、１回の
メモリアクセスで実現するものである。

アクセスマルチプレクサ５０において、５１はマイクロ
プロセッサ６８０２０から出力されるアドレスの下位２
ビットＡｌ、ＡＯと、アクセスサイズ５ＩＺＥＩ、Ｏか
ら、１つのデータアクセスが、複数回に分割されたデー
タアクセスかどうかを判断するアクセスコントローラ、
５２は分割されたメモリアクセス中かどうかの状態を保
持する分割中フラグ、５３は、メモリに対してアクセス
するデータを一時的に保持するデータバッファ、５４は
分割されたアクセスのうち、最初のアクセス時に、６８
０２０が出力したアドレスを一時的に保持するアドレス
バッファである。

次に、アクセスマルチプレクサ５０の動作を第７図を用
いて説明する。アクセスマルチプレクサ５０はマイクロ
プロセッサ６８０２０からのメモリアクセス要求を受け
ると１分割アクセス中であるかどうかを分割中フラグ５
２によって判断しく７００）、分割中フラグ５２がＯＦ
Ｆであれば、以下の動作を行う。

（１）マイクロプロセッサ６８０２０が出力するアドレ
スの下位２ビットＡｌ、ＡＯとアクセスサイズ５ＩＺＥ
Ｉ、５ＩＺＥＯから、１つのデータアクセスが、２回に
分割されたメモリアクセスかどうかを判定する（７０１
，７０２）、第８図は、上記判定回路の真理値表である
。

（２）（１）の判定で１分割されたメモリアクセスであ
れば、分割中フラグ５２をＯＮにしく７０３）、プロセ
ッサからのアクセスが、メモリリードかメモリライトか
を判定する。

（３）（２）の判定でメモリリードであった場合には、
プロセッサが出力するアドレスから、データバス幅のデ
ータを、バウンダリ調整回路を介して、−度にリードし
、アドレス境界を越えないデータをプロセッサに渡し、
アドレス境界を越えるデータをデータバッファ５３に格
納する（７０５）。

（４）（２）の判定でメモリライトであった場合には、
プロセッサが出力するアドレスをアドレスバッファ５４
に格納し、データをデータバッファ５３に格納する（７
０９）。

（５）（１）の判定で１分割されたメモリアクセスでな
いと判定された場合には、通常のメモリアクセスを行う
。

一方、マイクロプロセッサ６８’０２０からのアクセス
要求時に、分割中フラグ５２がＯＮであれば、すなわち
、分割された２回目のアクセスであれば以下の動作を行
う。

（１）マイクロプロセッサ６８０２０からのアクセスが
メモリリードかどうかを判定する（７０６　）。

（２）（１）の判定がメモリリードであった場合には、
データバッファ５３中のデータをマイクロプロセッサ６
８０２０に渡しく７０７）、分割中フラグ５２をＯＦＦ
にする（７０８）。

（３）（１）の判定がメモリライトであった場合には、
データバッファ５３中のデータと、マイクロプロセッサ
６８０２０から渡されたデータを組立て、アドレスバッ
ファ５４に示されるアドレスに一括してライトしく７１
０）、分割中フラグ５２をＯＦＦにする（７０８）。

以上の動作により、第９図に示すようにマイクロプロセ
ッサ６８０２０からドライブされる２回に分割した、メ
モリライトアクセスに対して、マイクロプロセッサ６８
０２０から出力される最初のアドレスとデータを保持と
、２回目のライトアクセス時に、保持しているデータと
合わせて、括してメモリにライトできる。また、マイク
ロプロセッサ６８０２０からドライブされる２回に分割
したメモリリードアクセスに対して、最初のリード要求
で、指定されたアドレスからデータバス幅のデータを一
括してリードし、マイクロプロセッサに対し１分割して
データを渡すことができる。

上記実施例２によると、プロセッサからメモリへのアク
セスが、処理するデータの格納アドレスによって、２回
メモリアクセスサイクルを要するプロセッサにおいても
、実際のメモリには、１回のメモリアクセスしか発生し
ないため、効率の良いメモリアクセスができ、システム
バスのスループットの低下を抑えることができる。

なお、本実施例では、マイクロプロセッサ６８０２０に
適用した場合について説明したが、同様の動作をする他
のプロセッサにも適用可能である。

〔発明の効果〕

以上、説明したように、本発明によれば、プロセッサか
らメモリへのメモリアクセスにおいて。

アクセスするデータがメモリのアドレス境界をまたがる
場合でも１回のメモリアクセスで行えるので、実行性能
の高いプロセッサを構成できるという効果がある。

また、アドレス境界をまたがるデータアクセスを、２回
のメモリアクセスで行なうプロセッサであっても、実際
のメモリに対しては１回のメモリアクセスで済むので、
メモリが接続されるシステムバスのスループットを向上
できるという効果がある。

【図面の簡単な説明】

第１図は、本発明のバウンダリ調整回路を含む全体構成
図、 第２図は、本発明の動作フロー 第３図は、バウンダリ調整回路の真理値表、第４図は、
メモリマツプを示す図。 第５図は、バウンダリ調整の様子を示す図、第６図は１
本発明のアクセスマルチプレクサの構成図。 第７図は、アクセスマルチプレクサの動作フロ第８図は
、アクセスマルチプレクサの真理値表、第９図は、プロ
セッサからメモリへのアクセスシーケンスを示す図であ
る。 図中、　１Ｇ・・・ＣＰＵ、２０・・・メモリ、　３０
・・・バウンダリ調整回路、３２・・・アドレスインク
リメンタ、３３・・・アドレスセレクタ、　４０・・・
システムバス、５０・・・アクセスマルチプレクサ。

Claims (1)

1. 【特許請求の範囲】 １、１バイトのデータを保持するメモリチップをｎ個並
   列に接続し、ｎバイト幅のデータポートを構成するメモ
   リに対して、該ｎバイト幅のアドレス境界をまたがるメ
   モリアクセスを行うアクセス方式において、アドレス境
   界をまたがるメモリアクセスを一回で行うことを特徴と
   するメモリアクセス方式。 ２、請求項１記載のメモリアクセス方式において、アク
   セスするデータのサイズがｎバイト以下のとき、該デー
   タのメモリ上の格納アドレスに係らずに、メモリアクセ
   スを一回で行うことを特徴とするメモリアクセス方式。 ３、請求項１記載のメモリアクセス方式において、アド
   レス境界を越えないデータを保持するメモリチップに与
   えるチップ内のアドレスと、アドレス境界を越えるデー
   タを保持するメモリチップに与えるチップ内のアドレス
   を異ならしめ、アクセスの対象となるメモリチップを同
   時にアクセスすることを特徴とするメモリアクセス方式
   。 ４、請求項１記載のメモリアクセス方式において、ｎ個
   並列に接続されたメモリチップの中から、プロセッサか
   らのアクセスの対象となるメモリチップを選択し、対象
   とするデータが格納されるメモリチップ内のアドレスを
   求める手段と、プロセッサが出力するアドレスとアクセ
   スサイズからｎバイトのアドレス境界をまたがるアクセ
   スかどうかを判定する手段と、アドレス境界をまたがる
   アクセスであった場合に、アドレスとアクセスサイズか
   ら、アドレス境界を越えるデータを保持するメモリチッ
   プを選択する手段と、アドレス境界を越えないメモリチ
   ップとアドレス境界を越えるメモリチップに対して、各
   々異なるチップ内アドレスを与える手段とからなるバウ
   ンダリ調整回路を設けたことを特徴とするメモリアクセ
   ス方式。 ５、１バイトのデータを保持するメモリチップをｎ個並
   列に接続し、ｎバイト幅のデータポートを構成するメモ
   リに対して、該ｎバイト幅のアドレス境界をまたがるデ
   ータのアクセスを２回のメモリアクセスに分割して行う
   プロセッサにおいて、プロセッサからの２回に分割され
   たメモリライトアクセスに対して、１回目のライト時に
   、ライトデータ及びアドレスを保持し、２回目のライト
   時にバウンダリ調整回路を介して、一括してメモリにラ
   イトする手段と、２回に分割されたメモリリードアクセ
   スに対して、１回目のリード時に、バウンダリ調整回路
   を介して、ｎバイトのデータを一括してリードし、前記
   プロセッサに対して、分割したデータを渡す手段とから
   なるアクセスマルチプレクサを設けたことを特徴とする
   メモリアクセス方式。