JPH04245556A - 命令メモリ - Google Patents
命令メモリInfo
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- JPH04245556A JPH04245556A JP2902091A JP2902091A JPH04245556A JP H04245556 A JPH04245556 A JP H04245556A JP 2902091 A JP2902091 A JP 2902091A JP 2902091 A JP2902091 A JP 2902091A JP H04245556 A JPH04245556 A JP H04245556A
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- instruction memory
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- 230000015654 memory Effects 0.000 title claims abstract description 67
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 3
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- SDJLVPMBBFRBLL-UHFFFAOYSA-N dsp-4 Chemical compound ClCCN(CC)CC1=CC=CC=C1Br SDJLVPMBBFRBLL-UHFFFAOYSA-N 0.000 description 1
- 230000006870 function Effects 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ＤＳＰ等に於ける命令
メモリの構成に関するものである。ＤＳＰ（ディジタル
・シグナル・プロセッサ）は、並列乗算器等を備えて各
種のディジタル信号を高速処理できるものであり、例え
ば、１マシン・サイクルで積和演算が可能となる。その
為に、１命令に複数の制御部を含む水平型命令コードが
採用されている。従って、１命令のビット長が長いもの
である。
メモリの構成に関するものである。ＤＳＰ（ディジタル
・シグナル・プロセッサ）は、並列乗算器等を備えて各
種のディジタル信号を高速処理できるものであり、例え
ば、１マシン・サイクルで積和演算が可能となる。その
為に、１命令に複数の制御部を含む水平型命令コードが
採用されている。従って、１命令のビット長が長いもの
である。
【０００２】
【従来の技術】通信制御装置等は、例えば、図４のシス
テム説明図に示すように、マイクロプロセッサ（ＭＣＰ
Ｕ）４１と、メモリ（ＭＥＭ）４２と、ディジタル・シ
グナル・プロセッサ（ＤＳＰ）４３とを、共通バス４０
を介して接続した構成を有し、ＤＳＰ４３は、例えば、
図示のように、データメモリ４４と、乗算器４５と、演
算処理部４６と、アキュムレータ（ＡＣＣ）４７と、命
令メモリ４８と、デコーダ４９とを備えている。このＤ
ＳＰ４３はマイクロプロセッサ４１により制御されるも
のであり、ＤＳＰ４３の命令メモリ４８は、マイクロプ
ロセッサ４１により制御されるメモリ４２等とアドレス
空間が共有される場合が一般的である。
テム説明図に示すように、マイクロプロセッサ（ＭＣＰ
Ｕ）４１と、メモリ（ＭＥＭ）４２と、ディジタル・シ
グナル・プロセッサ（ＤＳＰ）４３とを、共通バス４０
を介して接続した構成を有し、ＤＳＰ４３は、例えば、
図示のように、データメモリ４４と、乗算器４５と、演
算処理部４６と、アキュムレータ（ＡＣＣ）４７と、命
令メモリ４８と、デコーダ４９とを備えている。このＤ
ＳＰ４３はマイクロプロセッサ４１により制御されるも
のであり、ＤＳＰ４３の命令メモリ４８は、マイクロプ
ロセッサ４１により制御されるメモリ４２等とアドレス
空間が共有される場合が一般的である。
【０００３】通信制御装置の場合は、マイクロプロセッ
サ４１によりデータの送受信制御等が行われ、ＤＳＰ４
３により例えば適応型等化器や各種のフィルタの機能が
実現されている。又演算処理の開始前に、マイクロプロ
セッサ４１の制御により例えばメモリ４２から共通バス
４０を介して、ＤＳＰ４３の命令メモリ４８に演算処理
制御の為の命令がダウンロードされる。そして、命令メ
モリ４８から順次読出された命令がデコーダ４９により
デコードされて、各部の制御が行われる。
サ４１によりデータの送受信制御等が行われ、ＤＳＰ４
３により例えば適応型等化器や各種のフィルタの機能が
実現されている。又演算処理の開始前に、マイクロプロ
セッサ４１の制御により例えばメモリ４２から共通バス
４０を介して、ＤＳＰ４３の命令メモリ４８に演算処理
制御の為の命令がダウンロードされる。そして、命令メ
モリ４８から順次読出された命令がデコーダ４９により
デコードされて、各部の制御が行われる。
【０００４】図５は従来例の要部ブロック図であり、５
０は１チップ構成のＤＳＰ、５１は命令メモリ、５２は
アドレスセレクタ、５３はプログラムカウンタ、５４，
５５は命令レジスタ、５６はデコーダ、５７は外部アド
レス端子、５８は外部データ端子である。命令メモリ５
１に格納される命令は例えば３２ビットのビット長を有
し、データのビット長は例えば１６ビットの場合を示す
。従って、命令メモリ５１に外部からアクセスする場合
、外部アドレス端子５７からのアドレスがアドレスセレ
クタ５２を介して命令メモリ５１に加えられ、外部デー
タ端子５８から命令が与えられて書込まれる。或いは命
令メモリ５１から読出された命令が外部データ端子５８
から送出される。
０は１チップ構成のＤＳＰ、５１は命令メモリ、５２は
アドレスセレクタ、５３はプログラムカウンタ、５４，
５５は命令レジスタ、５６はデコーダ、５７は外部アド
レス端子、５８は外部データ端子である。命令メモリ５
１に格納される命令は例えば３２ビットのビット長を有
し、データのビット長は例えば１６ビットの場合を示す
。従って、命令メモリ５１に外部からアクセスする場合
、外部アドレス端子５７からのアドレスがアドレスセレ
クタ５２を介して命令メモリ５１に加えられ、外部デー
タ端子５８から命令が与えられて書込まれる。或いは命
令メモリ５１から読出された命令が外部データ端子５８
から送出される。
【０００５】又プログラムカウンタ５３からのアドレス
がアドレスセレクタ５２を介して命令メモリ５１に加え
られて読出された命令は、第１の命令レジスタ５４にセ
ットされてデコーダ５６によりプリデコードされ、次の
クロックにより第２の命令レジスタ５５に転送されてデ
コーダ５６によりデコードされ、各部の制御が行われる
。
がアドレスセレクタ５２を介して命令メモリ５１に加え
られて読出された命令は、第１の命令レジスタ５４にセ
ットされてデコーダ５６によりプリデコードされ、次の
クロックにより第２の命令レジスタ５５に転送されてデ
コーダ５６によりデコードされ、各部の制御が行われる
。
【０００６】又図６は他の従来例の要部ブロック図であ
り、命令のビット長とデータのビット長とを例えば１６
ビットの同一の長さとした場合を示し、６０は１チップ
構成のＤＳＰ、６１は命令メモリ、６２はアドレスセレ
クタ、６３はプログラムカウンタ、６４，６５は命令レ
ジスタ、６６はデコーダ、６７は内部バス、６８は外部
バスを示す。命令のビット長がデータのビット長と同一
であるから、外部から命令メモリ６１をアクセスする場
合に、外部からのアドレスをアドレスセレクタ６２を介
して命令メモリ６１に加え、外部バス６８，内部バス６
７を介して転送された命令を命令メモリ６１に書込むこ
とができる。又命令メモリ６１から読出された命令を内
部バス６７，外部バス６８を介して、マイクロプロセッ
サ等へ転送することができる。
り、命令のビット長とデータのビット長とを例えば１６
ビットの同一の長さとした場合を示し、６０は１チップ
構成のＤＳＰ、６１は命令メモリ、６２はアドレスセレ
クタ、６３はプログラムカウンタ、６４，６５は命令レ
ジスタ、６６はデコーダ、６７は内部バス、６８は外部
バスを示す。命令のビット長がデータのビット長と同一
であるから、外部から命令メモリ６１をアクセスする場
合に、外部からのアドレスをアドレスセレクタ６２を介
して命令メモリ６１に加え、外部バス６８，内部バス６
７を介して転送された命令を命令メモリ６１に書込むこ
とができる。又命令メモリ６１から読出された命令を内
部バス６７，外部バス６８を介して、マイクロプロセッ
サ等へ転送することができる。
【０００７】
【発明が解決しようとする課題】前述の図６に示す構成
に於いては、命令のビット長とデータのビット長とを同
一とすることにより、ＤＳＰ６０の命令メモリ６１に対
する外部からのアクセスが、外部バス６８を介して容易
に行うことができるが、命令のビット長が短いことによ
り、１命令で制御できる並列処理の数が少なくなるから
、処理効率が低い欠点がある。
に於いては、命令のビット長とデータのビット長とを同
一とすることにより、ＤＳＰ６０の命令メモリ６１に対
する外部からのアクセスが、外部バス６８を介して容易
に行うことができるが、命令のビット長が短いことによ
り、１命令で制御できる並列処理の数が少なくなるから
、処理効率が低い欠点がある。
【０００８】これに対して図５に示す構成に於いては、
命令のビット長が長いから処理効率を向上することがで
きる。しかし、命令のビット長がデータのビット長より
長いことにより、命令メモリ５１に外部からアクセスす
る為の専用の外部データ端子５８を設ける必要がある。 このような外部データ端子５８を設けることにより、１
チップのＤＳＰ５０のピン数の増加により大型化する欠
点がある。本発明は、データのビット長より長い命令を
格納する命令メモリに対して、外部から容易にアクセス
できるようにすることを目的とする。
命令のビット長が長いから処理効率を向上することがで
きる。しかし、命令のビット長がデータのビット長より
長いことにより、命令メモリ５１に外部からアクセスす
る為の専用の外部データ端子５８を設ける必要がある。 このような外部データ端子５８を設けることにより、１
チップのＤＳＰ５０のピン数の増加により大型化する欠
点がある。本発明は、データのビット長より長い命令を
格納する命令メモリに対して、外部から容易にアクセス
できるようにすることを目的とする。
【０００９】
【課題を解決するための手段】本発明の命令メモリは、
図１を参照して説明すると、命令を内部データバス幅の
ビット数の命令部に分割してそれぞれ格納する複数の命
令メモリ部１−１〜１−ｎと、これらの命令メモリ部１
−１〜１−ｎをアドレスカウンタ４からのアドレスによ
りアクセスするか外部からのアドレスによりアクセスす
るかを選択するアドレスセレクタ２−１〜２−ｎと、こ
れらの命令メモリ部１−１〜１−ｎから読出された命令
部を選択して外部データバスに転送する為のセレクタ３
とを備えたものである。
図１を参照して説明すると、命令を内部データバス幅の
ビット数の命令部に分割してそれぞれ格納する複数の命
令メモリ部１−１〜１−ｎと、これらの命令メモリ部１
−１〜１−ｎをアドレスカウンタ４からのアドレスによ
りアクセスするか外部からのアドレスによりアクセスす
るかを選択するアドレスセレクタ２−１〜２−ｎと、こ
れらの命令メモリ部１−１〜１−ｎから読出された命令
部を選択して外部データバスに転送する為のセレクタ３
とを備えたものである。
【００１０】又複数の命令メモリ部１−１〜１−ｎの中
の１命令メモリ部を選択的にアクセスして、外部データ
バスから転送された命令部を書込む構成としたものであ
る。
の１命令メモリ部を選択的にアクセスして、外部データ
バスから転送された命令部を書込む構成としたものであ
る。
【００１１】
【作用】命令メモリを複数の命令メモリ部１−１〜１−
ｎに分割している。各命令メモリ部１−１〜１−ｎには
、内部データバス幅のビット数に分割された命令が格納
される。従って、アドレスカウンタ４からのアドレスが
アドレスセレクタ２−１〜２−ｎを介して各命令メモリ
部１−１〜１−ｎに加えられると、同時に読出された命
令部が命令レジスタ５にセットされて１命令が形成され
、図示を省略したデコーダによりデコードされる。又命
令メモリ部１−１〜１−ｎから読出された命令部は、セ
レクタ３により選択されて内部データバスを介して外部
データバスに送出される。同様にして、外部データバス
から転送された命令部を、選択的にアクセスした命令メ
モリ部に書込むことを繰り返して、１命令を書込むこと
ができる。
ｎに分割している。各命令メモリ部１−１〜１−ｎには
、内部データバス幅のビット数に分割された命令が格納
される。従って、アドレスカウンタ４からのアドレスが
アドレスセレクタ２−１〜２−ｎを介して各命令メモリ
部１−１〜１−ｎに加えられると、同時に読出された命
令部が命令レジスタ５にセットされて１命令が形成され
、図示を省略したデコーダによりデコードされる。又命
令メモリ部１−１〜１−ｎから読出された命令部は、セ
レクタ３により選択されて内部データバスを介して外部
データバスに送出される。同様にして、外部データバス
から転送された命令部を、選択的にアクセスした命令メ
モリ部に書込むことを繰り返して、１命令を書込むこと
ができる。
【００１２】
【実施例】図２は本発明の実施例のブロック図であり、
データのビット長を１６、命令のビット長をその２倍の
３２とした場合を示す。同図に於いて、１０は１チップ
構成のＤＳＰ、１１−１，１１−２は命令メモリ部、１
２−１，１２−２はアドレスセレクタ、１３はセレクタ
、１４はプログラムカウンタ、１５，１６は第１，第２
の命令レジスタ、１７はデコーダ、１８は内部データバ
ス、１９は外部データバスである。
データのビット長を１６、命令のビット長をその２倍の
３２とした場合を示す。同図に於いて、１０は１チップ
構成のＤＳＰ、１１−１，１１−２は命令メモリ部、１
２−１，１２−２はアドレスセレクタ、１３はセレクタ
、１４はプログラムカウンタ、１５，１６は第１，第２
の命令レジスタ、１７はデコーダ、１８は内部データバ
ス、１９は外部データバスである。
【００１３】内部データバス１８及び外部データバス１
９は１６ビットのバス幅を有し、又各命令メモリ部１１
−１，１１−２はそれぞれバス幅の同一の１６ビット長
の命令部を格納する構成を有するもので、例えば、命令
メモリ部１１−１に命令の上位１６ビットの命令部が格
納され、命令メモリ部１１−２に命令の下位１６ビット
の命令部が格納される。そして、同時に読出された２個
の命令部が命令レジスタ１５にセットされることにより
、３２ビット長の１命令が構成され、デコーダ１７によ
りプリデコードされ、次のクロックにより命令レジスタ
１６に転送されてセットされ、デコーダ１７によりデコ
ードされて各部の制御が行われる。
９は１６ビットのバス幅を有し、又各命令メモリ部１１
−１，１１−２はそれぞれバス幅の同一の１６ビット長
の命令部を格納する構成を有するもので、例えば、命令
メモリ部１１−１に命令の上位１６ビットの命令部が格
納され、命令メモリ部１１−２に命令の下位１６ビット
の命令部が格納される。そして、同時に読出された２個
の命令部が命令レジスタ１５にセットされることにより
、３２ビット長の１命令が構成され、デコーダ１７によ
りプリデコードされ、次のクロックにより命令レジスタ
１６に転送されてセットされ、デコーダ１７によりデコ
ードされて各部の制御が行われる。
【００１４】又プログラムカウンタ１４又は外部からの
アドレスがアドレスセレクタ１２−１，１２−２を介し
て命令メモリ部１１−１，１１−２に加えられて読出さ
れた命令部は、セレクタ１３により選択されて内部デー
タバス１８に送出され、この内部データバス１８から外
部データバス１９を介して、例えば、図示を省略したマ
イクロプロセッサに転送される。又このマイクロプロセ
ッサの制御により命令部が外部データバス１９から内部
データバス１８に転送され、指定された命令メモリ部１
１−１，１１−２に書込まれる。
アドレスがアドレスセレクタ１２−１，１２−２を介し
て命令メモリ部１１−１，１１−２に加えられて読出さ
れた命令部は、セレクタ１３により選択されて内部デー
タバス１８に送出され、この内部データバス１８から外
部データバス１９を介して、例えば、図示を省略したマ
イクロプロセッサに転送される。又このマイクロプロセ
ッサの制御により命令部が外部データバス１９から内部
データバス１８に転送され、指定された命令メモリ部１
１−１，１１−２に書込まれる。
【００１５】又命令レジスタ１５には、図３の上側に示
すように、命令メモリ部１１−１，１１−２から読出さ
れた上位１６ビットの命令部と下位１６ビットの命令部
とがセットされて、３２ビット長の１命令が構成される
。又外部からアクセスする場合は、図３の下側に示すよ
うに、偶数ワードを命令メモリ部１１−１に割当て、奇
数ワードを命令メモリ部１１−２に割当てることにより
、１６ビット長のデータとして取扱うことができる。 即ち、外部データバス１９と内部データバス１８とを介
して、命令メモリ部１１−１，１１−２の何れか一方に
対する命令部の書込み又は読出しを行うことができる。 又命令を実行する場合は、３２ビット長と命令として取
扱うことになるから、並列処理数を多くすることが可能
となる。
すように、命令メモリ部１１−１，１１−２から読出さ
れた上位１６ビットの命令部と下位１６ビットの命令部
とがセットされて、３２ビット長の１命令が構成される
。又外部からアクセスする場合は、図３の下側に示すよ
うに、偶数ワードを命令メモリ部１１−１に割当て、奇
数ワードを命令メモリ部１１−２に割当てることにより
、１６ビット長のデータとして取扱うことができる。 即ち、外部データバス１９と内部データバス１８とを介
して、命令メモリ部１１−１，１１−２の何れか一方に
対する命令部の書込み又は読出しを行うことができる。 又命令を実行する場合は、３２ビット長と命令として取
扱うことになるから、並列処理数を多くすることが可能
となる。
【００１６】前述の命令メモリ部１１−１，１１−２は
、内部データバス１８と外部データバス幅１９とのバス
幅が１６ビットで、１命令のビット長が３２ビットの場
合であるから、命令メモリを２分割した構成としたもの
であるが、１命令のビット長が例えばバス幅の３倍の４
８ビットの場合は、命令メモリを３分割した構成とすれ
ば良いことになる。即ち、バス幅と命令のビット長とに
対応して命令メモリを分割することになる。又命令メモ
リ部１１−１，１１−２は、一般にはランダムアクセス
メモリ（ＲＡＭ）により構成するものであるが、各種の
リードオンリメモリ（ＲＯＭ）を用いることもできる。
、内部データバス１８と外部データバス幅１９とのバス
幅が１６ビットで、１命令のビット長が３２ビットの場
合であるから、命令メモリを２分割した構成としたもの
であるが、１命令のビット長が例えばバス幅の３倍の４
８ビットの場合は、命令メモリを３分割した構成とすれ
ば良いことになる。即ち、バス幅と命令のビット長とに
対応して命令メモリを分割することになる。又命令メモ
リ部１１−１，１１−２は、一般にはランダムアクセス
メモリ（ＲＡＭ）により構成するものであるが、各種の
リードオンリメモリ（ＲＯＭ）を用いることもできる。
【００１７】
【発明の効果】以上説明したように、本発明は、複数の
命令メモリ部１−１〜１−ｎと、アドレスセレクタ２−
１〜２−ｎと、セレクタ３とを備え、命令を内部データ
バス幅のビット数の命令部に分割し、各命令メモリ部１
−１〜１−ｎに格納するものであり、データのビット長
より命令のビット長を長くして効率の良い並列処理を可
能とすると共に、専用の外部データ端子を設けることな
く、外部からのアクセスを容易にすることができる利点
がある。
命令メモリ部１−１〜１−ｎと、アドレスセレクタ２−
１〜２−ｎと、セレクタ３とを備え、命令を内部データ
バス幅のビット数の命令部に分割し、各命令メモリ部１
−１〜１−ｎに格納するものであり、データのビット長
より命令のビット長を長くして効率の良い並列処理を可
能とすると共に、専用の外部データ端子を設けることな
く、外部からのアクセスを容易にすることができる利点
がある。
【図１】本発明の原理説明図である。
【図２】本発明の実施例のブロック図である。
【図３】命令のフォーマット説明図である。
【図４】システム説明図である。
【図５】従来例の要部ブロック図である。
【図６】従来例の要部ブロック図である。
１−１〜１−ｎ 命令メモリ部
２−１〜２−ｎ アドレスセレクタ
Claims (2)
- 【請求項１】 外部データバス幅に比較して命令語長
が長い命令を格納する命令メモリに於いて、前記命令を
内部データバス幅のビット数の命令部に分割してそれぞ
れ格納する複数の命令メモリ部（１−１〜１−ｎ）と、
該命令メモリ部（１−１〜１−ｎ）をアドレスカウンタ
（４）からのアドレスによりアクセスするか外部からの
アドレスによりアクセスするかを選択するアドレスセレ
クタ（２−１〜２−ｎ）と、該命令メモリ部（１−１〜
１−ｎ）から読出された命令部を選択して前記外部デー
タバスに転送するセレクタ（３）とを備えたことを特徴
とする命令メモリ。 - 【請求項２】 前記命令メモリ部（１−１〜１−ｎ）
の中の１命令メモリ部を選択的にアクセスして、前記外
部データバスから転送された命令部を書込む構成とした
ことを特徴とする請求項１の命令メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2902091A JPH04245556A (ja) | 1991-01-31 | 1991-01-31 | 命令メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2902091A JPH04245556A (ja) | 1991-01-31 | 1991-01-31 | 命令メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04245556A true JPH04245556A (ja) | 1992-09-02 |
Family
ID=12264732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2902091A Withdrawn JPH04245556A (ja) | 1991-01-31 | 1991-01-31 | 命令メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04245556A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008040941A (ja) * | 2006-08-09 | 2008-02-21 | Megachips Lsi Solutions Inc | メモリシステムおよびデータ読み出し・生成方法 |
-
1991
- 1991-01-31 JP JP2902091A patent/JPH04245556A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008040941A (ja) * | 2006-08-09 | 2008-02-21 | Megachips Lsi Solutions Inc | メモリシステムおよびデータ読み出し・生成方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |