JPH0887441A - フラッシュメモリアクセス方式 - Google Patents
フラッシュメモリアクセス方式Info
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- JPH0887441A JPH0887441A JP6223267A JP22326794A JPH0887441A JP H0887441 A JPH0887441 A JP H0887441A JP 6223267 A JP6223267 A JP 6223267A JP 22326794 A JP22326794 A JP 22326794A JP H0887441 A JPH0887441 A JP H0887441A
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- flash memory
- cpu
- command
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Abstract
(57)【要約】
【目的】 フラッシュメモリに対しデータを書き込むア
クセス方式に関し、ＣＰＵとフラッシュメモリ間にコマ
ンドアクセス部を設け、ＣＰＵの負荷の軽減を図ること
を目的とする。 【構成】 ＣＰＵとフラッシュメモリとの間にコマンド
アクセス回路１を設け、ｎ回の手順中の最初のｎ−１回
までの動作をＣＰＵに代わりフラッシュメモリにアクセ
スすることにより、ＣＰＵは通常のＲＡＭに対するデー
タの書き込みと同様の動作のみで、フラッシュメモリに
対しデータの書き込みを行うように構成する。フラッシ
ュメモリは、全メモリをｎ個にブロック化（フラッシュ
メモリブロック10）し、コマンドアクセス回路１内のチ
ップセレクト制御部６で下位アドレスをデコードして作
成されたＣＳ線によりそれぞれのブロックを選択するよ
うに構成する。
クセス方式に関し、ＣＰＵとフラッシュメモリ間にコマ
ンドアクセス部を設け、ＣＰＵの負荷の軽減を図ること
を目的とする。 【構成】 ＣＰＵとフラッシュメモリとの間にコマンド
アクセス回路１を設け、ｎ回の手順中の最初のｎ−１回
までの動作をＣＰＵに代わりフラッシュメモリにアクセ
スすることにより、ＣＰＵは通常のＲＡＭに対するデー
タの書き込みと同様の動作のみで、フラッシュメモリに
対しデータの書き込みを行うように構成する。フラッシ
ュメモリは、全メモリをｎ個にブロック化（フラッシュ
メモリブロック10）し、コマンドアクセス回路１内のチ
ップセレクト制御部６で下位アドレスをデコードして作
成されたＣＳ線によりそれぞれのブロックを選択するよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明はフラッシュメモリに対し
データを書き込むためのメモリアクセス方法に関する。
従来のフラッシュメモリを有する装置において、フラッ
シュメモリに対してデータの書き込みを行う場合、フラ
ッシュメモリ書き込み手順を各々のフラッシュモリのチ
ップに対して行う必要があった。
データを書き込むためのメモリアクセス方法に関する。
従来のフラッシュメモリを有する装置において、フラッ
シュメモリに対してデータの書き込みを行う場合、フラ
ッシュメモリ書き込み手順を各々のフラッシュモリのチ
ップに対して行う必要があった。
【０００２】その為、システムデータのローディング等
大容量のデータをフラッシュメモリに書き込む場合に、
１バイトのデータの書き込みの為に何回もアクセス（コ
マンド）が必要になり、ＣＰＵの処理の負担、ローディ
ング時間の増大等数々の問題が生じていた。
大容量のデータをフラッシュメモリに書き込む場合に、
１バイトのデータの書き込みの為に何回もアクセス（コ
マンド）が必要になり、ＣＰＵの処理の負担、ローディ
ング時間の増大等数々の問題が生じていた。
【０００３】
【従来の技術】フラッシュメモリは電気的に書換えを行
うリードオンリーメモリ素子の一つであり、フラッシュ
メモリの品種には、５Ｖ等の回路動作用の通常の単一電
源で書換え可能なものがある。このようなフラッシュメ
モリでは、誤って記憶内容が書換えられる可能性がある
ので、これを防止するための保護が必要である。この保
護する方式の一として、上位の書込み制御装置、例えば
ＣＰＵからフラッシュメモリの特定のアドレスと特定の
データの対であるコマンドシーケンスを送出し、フラッ
シュメモリはこの特定アドレスと特定のデータの対を受
け取ったとき、書込みコマンドが発行されたと認識し
て、次に指定される実際の書込みアドレスにデータを書
き込むものがある。このようなコマンドシーケンスを使
用する場合には、書込みを行うデータに関して、１ワー
ド（１つのアドレスで指定されるデータ）毎に、コマン
ドシーケンスとデータとを交互に送りながら書込みを行
う。
うリードオンリーメモリ素子の一つであり、フラッシュ
メモリの品種には、５Ｖ等の回路動作用の通常の単一電
源で書換え可能なものがある。このようなフラッシュメ
モリでは、誤って記憶内容が書換えられる可能性がある
ので、これを防止するための保護が必要である。この保
護する方式の一として、上位の書込み制御装置、例えば
ＣＰＵからフラッシュメモリの特定のアドレスと特定の
データの対であるコマンドシーケンスを送出し、フラッ
シュメモリはこの特定アドレスと特定のデータの対を受
け取ったとき、書込みコマンドが発行されたと認識し
て、次に指定される実際の書込みアドレスにデータを書
き込むものがある。このようなコマンドシーケンスを使
用する場合には、書込みを行うデータに関して、１ワー
ド（１つのアドレスで指定されるデータ）毎に、コマン
ドシーケンスとデータとを交互に送りながら書込みを行
う。
【０００４】従来のこの種のフラッシュメモリに対する
書き込みコマンド手順を図９に示す。図は、１バイトの
データ（ＰＤ）の書き込みの為に、４バスサイクルのコ
マンド手順を必要とする場合を示す。フラッシュメモリ
書き込み動作は、ＣＰＵのコマンド手順〜毎に１ワ
ードがメモリに書き込まれ、全ワードが終了するまでこ
の動作が繰り返される。
書き込みコマンド手順を図９に示す。図は、１バイトの
データ（ＰＤ）の書き込みの為に、４バスサイクルのコ
マンド手順を必要とする場合を示す。フラッシュメモリ
書き込み動作は、ＣＰＵのコマンド手順〜毎に１ワ
ードがメモリに書き込まれ、全ワードが終了するまでこ
の動作が繰り返される。
【０００５】図には、以下の如き３個のコマンドからな
るコマンドシーケンスを与えた後のバスサイクルでデー
タが書き込まれるフラッシュメモリについての例が示さ
れる。
るコマンドシーケンスを与えた後のバスサイクルでデー
タが書き込まれるフラッシュメモリについての例が示さ
れる。
【０００６】最初のバスライトサイクルに１つ目のコマ
ンドとして、アドレスに55555 H （下側添字H は１６進
数表現であることを示す。以下同様) データにAAH を、
次のバスサイクルに２つめのコマンドとして、アドレス
に2AAAH を、データに55H を、３番目のバスサイクル
で、３個目のコマンドとしてアドレスに5555H を、デー
タにA0H を順次与える。これにより書込みコマンドシー
ケンスは完了し、４番目のバスサイクルで、書き込むべ
きデータＰＤと書込み先のアドレスＰＡとを与えると、
書込みが行われる。従来は、このようなコマンドシーケ
ンスと書込みデータを、ＣＰＵから直接、フラッシュメ
モリに与えていたので、例えば１バイトのデータＰＤを
書き込むために、ＣＰＵはメモリに対して４回アクセス
する必要があり、ＣＰＵの処理回数が増大することにな
る。以上はコマンド手順が４回の場合であるが、コマン
ド手順が４回以上の場合は更にＣＰＵの処理回数が増大
する。
ンドとして、アドレスに55555 H （下側添字H は１６進
数表現であることを示す。以下同様) データにAAH を、
次のバスサイクルに２つめのコマンドとして、アドレス
に2AAAH を、データに55H を、３番目のバスサイクル
で、３個目のコマンドとしてアドレスに5555H を、デー
タにA0H を順次与える。これにより書込みコマンドシー
ケンスは完了し、４番目のバスサイクルで、書き込むべ
きデータＰＤと書込み先のアドレスＰＡとを与えると、
書込みが行われる。従来は、このようなコマンドシーケ
ンスと書込みデータを、ＣＰＵから直接、フラッシュメ
モリに与えていたので、例えば１バイトのデータＰＤを
書き込むために、ＣＰＵはメモリに対して４回アクセス
する必要があり、ＣＰＵの処理回数が増大することにな
る。以上はコマンド手順が４回の場合であるが、コマン
ド手順が４回以上の場合は更にＣＰＵの処理回数が増大
する。
【０００７】
【発明が解決しようとする課題】従って、従来のフラッ
シュメモリの書き込み手順では、システムデータのロー
ディング等大容量のデータをフラッシュメモリに書き込
む場合、１バイトのデータの書き込みの為に４回のアク
セス（コマンド）が必要となり、ＣＰＵの処理の負担、
ローディング時間の増大等数々の問題が生じていた。
シュメモリの書き込み手順では、システムデータのロー
ディング等大容量のデータをフラッシュメモリに書き込
む場合、１バイトのデータの書き込みの為に４回のアク
セス（コマンド）が必要となり、ＣＰＵの処理の負担、
ローディング時間の増大等数々の問題が生じていた。
【０００８】本発明は、ＣＰＵとフラッシュメモリとの
間にコマンドアクセス回路を設け、ｎ回の手順中の最初
のｎ−１回のコマンドシーケンスを与える動作をこのア
クセス回路に代行させるて、ＣＰＵは通常のＲＡＭに対
するデータの書き込みと同様の動作のみで、フラッシュ
メモリに対しデータの書き込みを行うようにすることを
目的とする。
間にコマンドアクセス回路を設け、ｎ回の手順中の最初
のｎ−１回のコマンドシーケンスを与える動作をこのア
クセス回路に代行させるて、ＣＰＵは通常のＲＡＭに対
するデータの書き込みと同様の動作のみで、フラッシュ
メモリに対しデータの書き込みを行うようにすることを
目的とする。
【０００９】
【課題を解決するための手段】本発明のコマンドアクセ
ス回路の原理構成図を図１に示す。図において、１はコ
マンドアクセス回路、２はアドレスセレクタ、３はデー
タセレクタ、４はブロックセレクタ、５は制御レジス
タ、６はチップセレクト制御部、７はアドレス／データ
制御部、８はアドレスバッファ、９はデータバッファ、
101 〜104 は例えはコマンドシーケンスが３個のコマン
ドからなる場合に４ブロックに分けたフラッシュメモリ
ブロックを示す。このメモリブロック数に対応してＣＰ
Ｕから送出されるアドレス／データを一時格納するバッ
ファ８、９、および、コマンドシーケンスを送出するセ
レクタ２、３はそれぞれ４面設けられている。
ス回路の原理構成図を図１に示す。図において、１はコ
マンドアクセス回路、２はアドレスセレクタ、３はデー
タセレクタ、４はブロックセレクタ、５は制御レジス
タ、６はチップセレクト制御部、７はアドレス／データ
制御部、８はアドレスバッファ、９はデータバッファ、
101 〜104 は例えはコマンドシーケンスが３個のコマン
ドからなる場合に４ブロックに分けたフラッシュメモリ
ブロックを示す。このメモリブロック数に対応してＣＰ
Ｕから送出されるアドレス／データを一時格納するバッ
ファ８、９、および、コマンドシーケンスを送出するセ
レクタ２、３はそれぞれ４面設けられている。
【００１０】コマンドアクセス回路１は、ＣＰＵよりフ
ラッシュメモリに対しデータをライトする場合の手順を
代行する為にＣＰＵとメモリ間に設置されている。フラ
ッシュメモリは、全メモリを４つにブロック化（フラッ
シュメモリブロック101 〜10 4 ）し、コマンドアクセス
回路１内のチップセレクト制御部６がアドレスの下位ビ
ットをデコードして作成するＣＳ信号によりそれぞれの
ブロックが選択される。
ラッシュメモリに対しデータをライトする場合の手順を
代行する為にＣＰＵとメモリ間に設置されている。フラ
ッシュメモリは、全メモリを４つにブロック化（フラッ
シュメモリブロック101 〜10 4 ）し、コマンドアクセス
回路１内のチップセレクト制御部６がアドレスの下位ビ
ットをデコードして作成するＣＳ信号によりそれぞれの
ブロックが選択される。
【００１１】なおＣＳ線は、ライト時には全ブロックが
有効となり、リード時のみ各ブロックを随時選択する。
原理は、ＣＰＵよりフラッシュメモリに対しデータをラ
イトする場合、まずＣＰＵは、Ｉ／Ｏアクセスによりコ
マンドアクセス回路１内の制御レジスタ５に対しデータ
ロード開始のフラグをセットする。
有効となり、リード時のみ各ブロックを随時選択する。
原理は、ＣＰＵよりフラッシュメモリに対しデータをラ
イトする場合、まずＣＰＵは、Ｉ／Ｏアクセスによりコ
マンドアクセス回路１内の制御レジスタ５に対しデータ
ロード開始のフラグをセットする。
【００１２】このフラグがセットされない状態では、コ
マンドアクセス回路１はＣＰＵより入力されたアドレス
をフラッシュメモリに対しそのまま中継するのみであ
り、リードデータも同様にメモリよりＣＰＵにそのまま
中継される。なお、リードデータはブロックセレクタ４
をＣＳ信号により制御し、有効ブロックのデータのみＣ
ＰＵに中継する。
マンドアクセス回路１はＣＰＵより入力されたアドレス
をフラッシュメモリに対しそのまま中継するのみであ
り、リードデータも同様にメモリよりＣＰＵにそのまま
中継される。なお、リードデータはブロックセレクタ４
をＣＳ信号により制御し、有効ブロックのデータのみＣ
ＰＵに中継する。
【００１３】データロード開始フラグがセットされる
と、アドレス／データ制御部７が起動され、以後の動作
はデータをライトする場合の手順を代行する動作とな
る。
と、アドレス／データ制御部７が起動され、以後の動作
はデータをライトする場合の手順を代行する動作とな
る。
【００１４】
【作用】本発明のコマンドアクセス部書き込みコマンド
動作手順を図２に示す。図は、特定Ｉ／ＯアドレスＷＲ
により書込みプログラムが起動する動作手順を示す。 (1）ＣＰＵよりのライトデータを一時バッファ９に蓄積
し、ＣＰＵよりのライトアドレスを一時バッファ８に蓄
積する。 (2) フラッシュメモリブロック10に対し第一コマンドと
して、アドレスセレクタ２によりアドレス5555を指示
し、データセレクタ３によりデータAAを与える。 (3) フラッシュメモリブロック10に対し、第二コマンド
として、アドレスセレクタ２によりアドレス2AAAを指示
し、データセレクタ３によりデータ55を与える。 (4) フラッシュメモリブロック10に対し、第三コマンド
としてアドレスセレクタ２によりアドレス5555を指示
し、データセレクタ３によりデータADを与える。 (5) フラッシュメモリブロック10に、ＣＰＵからバッフ
ァ８に蓄積されていたライトアドレスPAを指示し、、バ
ッファ９に蓄積されていたライトデータPDを与える。こ
れよにりアドレスPAにデータPDが書き込まれる。
動作手順を図２に示す。図は、特定Ｉ／ＯアドレスＷＲ
により書込みプログラムが起動する動作手順を示す。 (1）ＣＰＵよりのライトデータを一時バッファ９に蓄積
し、ＣＰＵよりのライトアドレスを一時バッファ８に蓄
積する。 (2) フラッシュメモリブロック10に対し第一コマンドと
して、アドレスセレクタ２によりアドレス5555を指示
し、データセレクタ３によりデータAAを与える。 (3) フラッシュメモリブロック10に対し、第二コマンド
として、アドレスセレクタ２によりアドレス2AAAを指示
し、データセレクタ３によりデータ55を与える。 (4) フラッシュメモリブロック10に対し、第三コマンド
としてアドレスセレクタ２によりアドレス5555を指示
し、データセレクタ３によりデータADを与える。 (5) フラッシュメモリブロック10に、ＣＰＵからバッフ
ァ８に蓄積されていたライトアドレスPAを指示し、、バ
ッファ９に蓄積されていたライトデータPDを与える。こ
れよにりアドレスPAにデータPDが書き込まれる。
【００１５】アドレス／データ制御部７は、このような
動作するアドレスセレクタ２及びデータセレクタ３の制
御や、ＣＰＵに対する待ち制御を行う。コマンドアクセ
ス回路１は、以上の動作を連続的に繰り返す。また最終
データライト時には、動作(5) 終了までの間、最終デー
タ終了信号を制御レジスタ５によりＣＰＵに監視可能な
構造としている。
動作するアドレスセレクタ２及びデータセレクタ３の制
御や、ＣＰＵに対する待ち制御を行う。コマンドアクセ
ス回路１は、以上の動作を連続的に繰り返す。また最終
データライト時には、動作(5) 終了までの間、最終デー
タ終了信号を制御レジスタ５によりＣＰＵに監視可能な
構造としている。
【００１６】
【実施例】本発明のコマンドアクセス回路の実施例１を
図３に、そのコマンド動作のタイムチャートを図４に示
す。 図３において、図１と同一番号は同一装置名を示
す。実施例１は、全フラッシュメモリに対しデータを書
込みを行う場合を示す。図７は、コマンドシーケンスが
３個のコマンドからなる場合のシステム全体の構成を示
す。また図８は、図７における４つのブロックに付与し
たアドレスを示すメモリマップである。書込みのコマン
ドシーケンスが、３個のコマンドの場合には、図８に示
す如くフラッシュメモリを３＋１、つまり４つのブロッ
ク101 〜104に分ける。図８に示す如く、各ブロックは
８ビットの下位アドレスをデコードしたＣＳ線で選択さ
れ、上位の１６ビットがアドレスとして与えられる。こ
のような場合、ＣＰＵは順次送出する書込みデータの書
込み先アドレスを１ずつインクリメントさせるので、全
フラッシュメモリを４分割しＣＳ線により制御する。
図３に、そのコマンド動作のタイムチャートを図４に示
す。 図３において、図１と同一番号は同一装置名を示
す。実施例１は、全フラッシュメモリに対しデータを書
込みを行う場合を示す。図７は、コマンドシーケンスが
３個のコマンドからなる場合のシステム全体の構成を示
す。また図８は、図７における４つのブロックに付与し
たアドレスを示すメモリマップである。書込みのコマン
ドシーケンスが、３個のコマンドの場合には、図８に示
す如くフラッシュメモリを３＋１、つまり４つのブロッ
ク101 〜104に分ける。図８に示す如く、各ブロックは
８ビットの下位アドレスをデコードしたＣＳ線で選択さ
れ、上位の１６ビットがアドレスとして与えられる。こ
のような場合、ＣＰＵは順次送出する書込みデータの書
込み先アドレスを１ずつインクリメントさせるので、全
フラッシュメモリを４分割しＣＳ線により制御する。
【００１７】全フラッシュメモリに対しデータを書き込
む場合、ＣＰＵは制御レジスタ５に対し全書き込み動作
を通知し、その後、データと書込み先アドレスとを、全
てのバスサイクルで連続して送出する書き込み動作を行
う。コマンドアクセス回路１は制御レジスタ５に書き込
み動作の通知を受けると、ＣＰＵのＡＬＥ信号及びライ
ト信号を監視し、アドレス確定時（ＡＬＥ信号の立ち上
がり）時にアドレスをバッファに格納し、データ確定
（ライト信号立ち上がり）時にデータをバッファに格納
する。
む場合、ＣＰＵは制御レジスタ５に対し全書き込み動作
を通知し、その後、データと書込み先アドレスとを、全
てのバスサイクルで連続して送出する書き込み動作を行
う。コマンドアクセス回路１は制御レジスタ５に書き込
み動作の通知を受けると、ＣＰＵのＡＬＥ信号及びライ
ト信号を監視し、アドレス確定時（ＡＬＥ信号の立ち上
がり）時にアドレスをバッファに格納し、データ確定
（ライト信号立ち上がり）時にデータをバッファに格納
する。
【００１８】上記格納と同時に手順〜を実行する。
手順時には、バッファに格納したアドレス／データを
メモリに送出することにより書き込む。なお、手順〜
を実行中、他のブロックに対しても同時にコマンド手
順を実行できるように、ブロック毎にバッファ／レジス
タを複数持つ構成としている。
手順時には、バッファに格納したアドレス／データを
メモリに送出することにより書き込む。なお、手順〜
を実行中、他のブロックに対しても同時にコマンド手
順を実行できるように、ブロック毎にバッファ／レジス
タを複数持つ構成としている。
【００１９】各ブロックに対する書き込みコマンド動作
のタイムチャート（実施例１）が図４に示される。図に
おいて、ＣＰＵのアドレス、ＣＰＵのライト信号、ＣＰ
Ｕのデータに対するコマンドアクセス部のブロック１，
２，３，４における手順〜の実行時におけるアドレ
スとデータを示す。
のタイムチャート（実施例１）が図４に示される。図に
おいて、ＣＰＵのアドレス、ＣＰＵのライト信号、ＣＰ
Ｕのデータに対するコマンドアクセス部のブロック１，
２，３，４における手順〜の実行時におけるアドレ
スとデータを示す。
【００２０】コマンドアクセス部の各ブロック毎に手順
を一つづつずらしてアドレスとデータを書き込み、手順
においてそれぞれきバッファに蓄積されているアドレ
スに対してバッファに蓄積されているデータを書き込
む。手順から手順を繰り返すことにより各ブロック
毎にプログラムアドレスとデータを順次書き込むことが
できる。一つのブロックにコマンドシーケンス（手順
〜）が与えられている間に、他の３つのブロックが順
次書き込みが行われ、ＣＰＵから各バスサイクルで連続
して送出される書込みデータがブロック１、２、２、
４、１、２・・の如く１ブロックずつずれて１ワードづ
つ連続して書き込まれる。
を一つづつずらしてアドレスとデータを書き込み、手順
においてそれぞれきバッファに蓄積されているアドレ
スに対してバッファに蓄積されているデータを書き込
む。手順から手順を繰り返すことにより各ブロック
毎にプログラムアドレスとデータを順次書き込むことが
できる。一つのブロックにコマンドシーケンス（手順
〜）が与えられている間に、他の３つのブロックが順
次書き込みが行われ、ＣＰＵから各バスサイクルで連続
して送出される書込みデータがブロック１、２、２、
４、１、２・・の如く１ブロックずつずれて１ワードづ
つ連続して書き込まれる。
【００２１】次に、本発明のコマンドアクセス回路内部
構成図の実施例２を図５に示す。実施例２は任意のフラ
ッシュメモリに対データ書き込み／消去を行う場合を示
す。図において、11はコマンドアクセス回路、12はアド
レスセレクタ、13はデータセレクタ、15は制御レジス
タ、16はチップセレクト制御部、17はアドレス／データ
制御部、18はアドレス設定レジスタ、19はデータ設定レ
ジスタ、20はフラッシュメモリを示す。
構成図の実施例２を図５に示す。実施例２は任意のフラ
ッシュメモリに対データ書き込み／消去を行う場合を示
す。図において、11はコマンドアクセス回路、12はアド
レスセレクタ、13はデータセレクタ、15は制御レジス
タ、16はチップセレクト制御部、17はアドレス／データ
制御部、18はアドレス設定レジスタ、19はデータ設定レ
ジスタ、20はフラッシュメモリを示す。
【００２２】任意のフラッシュメモリ20に対しデータを
書き込む場合、ＣＰＵは制御レジスタ15に対し書き込み
動作を通知し、その後書き込み動作を行う。コマンドア
クセス回路11は、制御レジスタ15に書き込み動作の通知
を受けると、ＣＰＵのＡＬＥ信号を監視し、アドレス確
定（ＡＬＥ信号の立ち上がり）と同時にメモリに対し手
順〜を実行する。
書き込む場合、ＣＰＵは制御レジスタ15に対し書き込み
動作を通知し、その後書き込み動作を行う。コマンドア
クセス回路11は、制御レジスタ15に書き込み動作の通知
を受けると、ＣＰＵのＡＬＥ信号を監視し、アドレス確
定（ＡＬＥ信号の立ち上がり）と同時にメモリに対し手
順〜を実行する。
【００２３】尚、手順〜を実行中、ＣＰＵに対して
はＷＡＩＴを挿入し、処理を中断させる。手順〜を
実行した後、コマンドアクセス回路11はＷＡＩＴを解除
し、メモリに対し書き込みのアドレス／データを与え、
書き込み動作を完了する。
はＷＡＩＴを挿入し、処理を中断させる。手順〜を
実行した後、コマンドアクセス回路11はＷＡＩＴを解除
し、メモリに対し書き込みのアドレス／データを与え、
書き込み動作を完了する。
【００２４】任意のフラッシュメモリ20に対しデータの
消去を行う場合は、コマンド手順（コマンドを構成する
アドレス／データの値および手順数）が異なるため、コ
マンドアクセス回路11内のアドレス設定レジスタ18及び
データ設定レジスタ19により手順実行時のアドレス値及
びデータ値の変更、アドレス／データ制御部17の手順数
の変更の後、上記同様の処理を行うことにより対応す
る。
消去を行う場合は、コマンド手順（コマンドを構成する
アドレス／データの値および手順数）が異なるため、コ
マンドアクセス回路11内のアドレス設定レジスタ18及び
データ設定レジスタ19により手順実行時のアドレス値及
びデータ値の変更、アドレス／データ制御部17の手順数
の変更の後、上記同様の処理を行うことにより対応す
る。
【００２５】メモリに対するコマンド動作のタイムチャ
ート（実施例２）を図６に示す。図において、ＣＰＵの
アドレス、ＣＰＵのライト信号、ＣＰＵのデータ、ＣＰ
ＵのＷＡＩＴ信号に対するコマンドアクセス部の代行処
理手順〜の実行後におけるＷＡＩＴ信号によるアド
レスとデータを示す。
ート（実施例２）を図６に示す。図において、ＣＰＵの
アドレス、ＣＰＵのライト信号、ＣＰＵのデータ、ＣＰ
ＵのＷＡＩＴ信号に対するコマンドアクセス部の代行処
理手順〜の実行後におけるＷＡＩＴ信号によるアド
レスとデータを示す。
【００２６】ＣＰＵのアドレスｎに対応するデータｎを
送出時にＷＡＩＴ信号を挿入し、ＣＰＵの処理を中断し
てコマンドアクセス回路で手順〜を代行し、代行実
行後ＷＡＩＴ信号を解除して、メモリに対し書き込みの
プログラムアドレスｎとデータｎを与え、書き込み動作
を完了する。完了後に次のＣＰＵのアドレスｎ＋１に対
応するデータｎ＋１を送出する。
送出時にＷＡＩＴ信号を挿入し、ＣＰＵの処理を中断し
てコマンドアクセス回路で手順〜を代行し、代行実
行後ＷＡＩＴ信号を解除して、メモリに対し書き込みの
プログラムアドレスｎとデータｎを与え、書き込み動作
を完了する。完了後に次のＣＰＵのアドレスｎ＋１に対
応するデータｎ＋１を送出する。
【００２７】
【発明の効果】本発明により、フラッシュメモリに対す
るアクセス処理が容易となり、ＣＰＵの負担が軽減し、
データのローディングに要する時間が１／４に削減され
る。
るアクセス処理が容易となり、ＣＰＵの負担が軽減し、
データのローディングに要する時間が１／４に削減され
る。
【図１】 本発明のコマンドアクセス回路の原理構成図
【図２】 本発明のコマンドアクセス部書き込みコマン
ド動作手順
ド動作手順
【図３】 コマンドアクセス回路内部構成図の実施例１
【図４】 コマンド動作のタイムチャート（実施例１）
【図５】 コマンドアクセス回路内部構成図の実施例２
【図６】 コマンド動作のタイムチャート（実施例２）
【図７】 システム全体の構成図
【図８】 図７のメモリマップ
【図９】 従来のフラッシュメモリ書き込みコマンド手
順
順
１，11 コマンドアクセス回路 ２，12 アドレスセレクタ ３，13 データセレクタ ４ ブロックセレクタ ５，15 制御レジスタ ６，16 チップセレクト制御部 ７，17 アドレス／データ制御部 ８ アドレスバッファ ９ データバッファ 10 フラッシュメモリブロック 18 アドレス設定レジスタ 19 データ設定レジスタ 20 フラッシュメモリ
フロントページの続き (72)発明者 柳原 隆洋 愛知県名古屋市東区東桜一丁目13番３号 富士通名古屋通信システム株式会社内 (72)発明者 塚本 利昭 愛知県名古屋市東区東桜一丁目13番３号 富士通名古屋通信システム株式会社内
Claims (5)
- 【請求項１】 （ｎ−１）個のコマンドの後のデータが
書き込まれるフラッシュメモリを備えた装置において、 ＣＰＵとフラッシュメモリとの間にコマンドアクセス回
路を設け、ｎ回の書込み手順中の最初の（ｎ−１）回目
の手順までは、ＣＰＵに代わりコマンドアクセス回路か
らフラッシュメモリにコマンド列を与え、ｎ回目の手順
で、ＣＰＵから受け取ってバッファに蓄積されているア
ドレスにＣＰＵから受け取ってバッファに蓄積されてい
るデータを書込み、該動作を繰り返すことにより、ＣＰ
Ｕは通常のＲＡＭに対するデータの書き込みと同様の動
作のみで、フラッシュメモリに対しデータの書き込みを
行うことを特徴とするフラッシュメモリアクセス方式。 - 【請求項２】 ＣＰＵより前記コマンドアクセス回路の
制御レジスタに対しフラッシュメモリに行う処理を指示
し、その後該コマンドアクセス回路が該処理に対応する
コマンドシーケンスによるフラッシュメモリへのアクセ
ス動作を行うことにより、フラッシュメモリ書き込み処
理、リード処理、レジスタ変更処理を可能とすることを
特徴とする請求項１記載のフラッシュメモリアクセス方
式。 - 【請求項３】 前記コマンドアクセス回路に、ＣＰＵよ
りのアドレス確定時にアドレスを一時格納し、データ確
定時にデータを一時格納するデータ設定レジスタを設
け、該データ設定レジスタのバッファ値を変更すること
により、手順数及び手順のアドレス／データ値を可変可
能としたことを特徴とする請求項１記載のフラッシュメ
モリアクセス方式。 - 【請求項４】 前記コマンドアクセス回路において、 全フラッシュメモリに対しデータを書き込む場合、フラ
ッシュメモリを複数のブロックに分割し、該複数のブロ
ックをアドレスの下位ビットをデコードしたＣＳ線によ
り制御し、また該ブロックに与えるコマンド手順をずら
すことにより、ＣＰＵからは連続してデータが書き込め
るＲＡＭ同様のアクセスを可能とすることを特徴とする
請求項１記載のフラッシュメモリアクセス方式。 - 【請求項５】 前記コマンドアクセス回路において、 バッファに蓄積された最終データライト終了までの間、
制御レジスタよりの最終データ終了信号をＣＰＵが監視
可能なようにすることにより、最終データの書込み処理
の完了を通知することを特徴とする請求項１記載のフラ
ッシュメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223267A JPH0887441A (ja) | 1994-09-19 | 1994-09-19 | フラッシュメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6223267A JPH0887441A (ja) | 1994-09-19 | 1994-09-19 | フラッシュメモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0887441A true JPH0887441A (ja) | 1996-04-02 |
Family
ID=16795441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6223267A Pending JPH0887441A (ja) | 1994-09-19 | 1994-09-19 | フラッシュメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0887441A (ja) |
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1994
- 1994-09-19 JP JP6223267A patent/JPH0887441A/ja active Pending
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