JPH05217390A - メモリ制御回路 - Google Patents
メモリ制御回路Info
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- JPH05217390A JPH05217390A JP30296891A JP30296891A JPH05217390A JP H05217390 A JPH05217390 A JP H05217390A JP 30296891 A JP30296891 A JP 30296891A JP 30296891 A JP30296891 A JP 30296891A JP H05217390 A JPH05217390 A JP H05217390A
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- JP
- Japan
- Prior art keywords
- signal
- data
- prom
- latch buffer
- memory controller
- Prior art date
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- Withdrawn
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- Techniques For Improving Reliability Of Storages (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】
【構成】システム側からのアドレス信号Ａ０〜Ａ１６及
びデータ信号ＤＢ０〜ＤＢ７は、ラッチバッファ４，ラ
ッチバッファ５，バスドライバ６を通して制御される。
システム側からは＋５Ｖが供給され、ＤＣ／ＤＣコンバ
ータ１により＋１２Ｖに昇圧され、アナログスイッチ２
により＋１２Ｖ又は＋５ＶがＤＣＶＰＰに出力され、Ｆ
Ｅ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯ８のプログラム電圧端子
ＶＰＰに印加される。メモリコントローラ３は、ＦＥ2
ＰＲＯＭ７〜ＦＥ2 ＰＲＯ８に対するコマンドの発行及
びタイマー管理及びラッチバッファ４，ラッチバッファ
５，バスドライバ６の制御を行う。また、アナログスイ
ッチ２の出力切換信号の生成及びシステム側に対するレ
ディ制御を行う。 【効果】フラッシュ型のＥ2 ＰＲＯＭをシステムが使用
する際にコマンドの管理，タイマーの管理，電源電圧切
り換えの制御を軽減することができる。また、システム
側は通常のメモリアクセスと同等に行える。
びデータ信号ＤＢ０〜ＤＢ７は、ラッチバッファ４，ラ
ッチバッファ５，バスドライバ６を通して制御される。
システム側からは＋５Ｖが供給され、ＤＣ／ＤＣコンバ
ータ１により＋１２Ｖに昇圧され、アナログスイッチ２
により＋１２Ｖ又は＋５ＶがＤＣＶＰＰに出力され、Ｆ
Ｅ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯ８のプログラム電圧端子
ＶＰＰに印加される。メモリコントローラ３は、ＦＥ2
ＰＲＯＭ７〜ＦＥ2 ＰＲＯ８に対するコマンドの発行及
びタイマー管理及びラッチバッファ４，ラッチバッファ
５，バスドライバ６の制御を行う。また、アナログスイ
ッチ２の出力切換信号の生成及びシステム側に対するレ
ディ制御を行う。 【効果】フラッシュ型のＥ2 ＰＲＯＭをシステムが使用
する際にコマンドの管理，タイマーの管理，電源電圧切
り換えの制御を軽減することができる。また、システム
側は通常のメモリアクセスと同等に行える。
Description
【０００１】
【産業上の利用分野】本発明は、フラッシュ型Ｅ2 ＰＲ
ＯＭ（ＦＥ2 ＰＲＯＭ）を制御するメモリ制御回路に関
する。
ＯＭ（ＦＥ2 ＰＲＯＭ）を制御するメモリ制御回路に関
する。
【０００２】
【従来の技術】従来は、フラッシュ型Ｅ2 ＰＲＯＭのデ
ータリード及びデータライト及びデータイレーズの制御
をシステム側のＣＰＵがソフト的に行っていた。
ータリード及びデータライト及びデータイレーズの制御
をシステム側のＣＰＵがソフト的に行っていた。
【０００３】すなわち、従来のシステムで、フラッシュ
型のＥ2 ＰＲＯＭを使用する場合は、フラッシュ型Ｅ2
ＰＲＯＭに発行するコマンドの管理及びデータライト，
データイレーズにおける時間の管理及びフラッシュ型Ｅ
2 ＰＲＯＭに対する電源電圧切換えの制御をシステム側
のＣＰＵが全て行っていた。
型のＥ2 ＰＲＯＭを使用する場合は、フラッシュ型Ｅ2
ＰＲＯＭに発行するコマンドの管理及びデータライト，
データイレーズにおける時間の管理及びフラッシュ型Ｅ
2 ＰＲＯＭに対する電源電圧切換えの制御をシステム側
のＣＰＵが全て行っていた。
【０００４】
【発明が解決しようとする課題】従来のフラッシュ型Ｅ
2 ＰＲＯＭの制御では、ＣＰＵに対するソフト負荷が大
きかった。また、システム設計時にフラッシュ型Ｅ2 Ｐ
ＲＯＭ使用を前提にする必要があり、通常のＥＰＲＯＭ
でシステム設計終了後にそのシステムでフラッシュ型Ｅ
2 ＰＲＯＭを使用することは困難であった。
2 ＰＲＯＭの制御では、ＣＰＵに対するソフト負荷が大
きかった。また、システム設計時にフラッシュ型Ｅ2 Ｐ
ＲＯＭ使用を前提にする必要があり、通常のＥＰＲＯＭ
でシステム設計終了後にそのシステムでフラッシュ型Ｅ
2 ＰＲＯＭを使用することは困難であった。
【０００５】
【課題を解決するための手段】本発明のメモリ制御回路
は、フラッシュ型Ｅ2 ＰＲＯＭと、外部から送られてく
るアドレス信号をラッチするアドレスラッチバッファ
と、外部から送られてくるデータ信号をラッチするデー
タラッチバッファと、外部へデータ信号を送り出すバス
ドライバと、第１の電圧及びこの第１の電圧より高い第
２の電圧を切換えて発生して前記フラッシュ型Ｅ2 ＰＲ
ＯＭに与えるスイッチと、前記フラッシュ型Ｅ2 ＰＲＯ
Ｍ、前記バスドライバ及び前記スイッチを制御するメモ
リコントローラとを含み、前記メモリコントローラは、
データリード時に前記アドレスラッチバッファからアド
レス信号を前記フラッシュ型Ｅ2 ＰＲＯＭに与え、前記
フラッシュ型Ｅ2 ＰＲＯＭから読み出したデータを前記
バスドライバから外部へ出力させ、データライト時に前
記スイッチに前記第２の電圧を発生させ前記アドレスラ
ッチバッファ及び前記データラッチバッファからアドレ
ス信号及びデータ信号を前記フラッシュ型Ｅ2 ＰＲＯＭ
に与えて書込みさらに前記データラッチバッファから取
り込んだデータと前記フラッシュ型Ｅ2 ＰＲＯＭから読
み出したデータを比較してベリファイを行い、このベリ
ファイでの比較結果が一致していなければ再度書き込み
を行い、データイレーズ時に前記スイッチに前記第２の
電圧を発生させ前記フラッシュ型Ｅ2 ＰＲＯＭのイレー
ズを行った後にイレーズベリファイを行うことを特徴と
する。
は、フラッシュ型Ｅ2 ＰＲＯＭと、外部から送られてく
るアドレス信号をラッチするアドレスラッチバッファ
と、外部から送られてくるデータ信号をラッチするデー
タラッチバッファと、外部へデータ信号を送り出すバス
ドライバと、第１の電圧及びこの第１の電圧より高い第
２の電圧を切換えて発生して前記フラッシュ型Ｅ2 ＰＲ
ＯＭに与えるスイッチと、前記フラッシュ型Ｅ2 ＰＲＯ
Ｍ、前記バスドライバ及び前記スイッチを制御するメモ
リコントローラとを含み、前記メモリコントローラは、
データリード時に前記アドレスラッチバッファからアド
レス信号を前記フラッシュ型Ｅ2 ＰＲＯＭに与え、前記
フラッシュ型Ｅ2 ＰＲＯＭから読み出したデータを前記
バスドライバから外部へ出力させ、データライト時に前
記スイッチに前記第２の電圧を発生させ前記アドレスラ
ッチバッファ及び前記データラッチバッファからアドレ
ス信号及びデータ信号を前記フラッシュ型Ｅ2 ＰＲＯＭ
に与えて書込みさらに前記データラッチバッファから取
り込んだデータと前記フラッシュ型Ｅ2 ＰＲＯＭから読
み出したデータを比較してベリファイを行い、このベリ
ファイでの比較結果が一致していなければ再度書き込み
を行い、データイレーズ時に前記スイッチに前記第２の
電圧を発生させ前記フラッシュ型Ｅ2 ＰＲＯＭのイレー
ズを行った後にイレーズベリファイを行うことを特徴と
する。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例のブロック図であ
る。図２，図３及び図４は、本実施例におけるＦＥ2 Ｐ
ＲＯＭ７，ＦＥ2 ＰＲＯＭ８に対するデータリード，デ
ータライト，データイレーズの各タイミングチャートで
ある。図５及び図６は図１中のメモリコントローラ３の
機能ブロックである。
る。図２，図３及び図４は、本実施例におけるＦＥ2 Ｐ
ＲＯＭ７，ＦＥ2 ＰＲＯＭ８に対するデータリード，デ
ータライト，データイレーズの各タイミングチャートで
ある。図５及び図６は図１中のメモリコントローラ３の
機能ブロックである。
【０００８】図１において、システム側からのアドレス
信号Ａ０〜Ａ１６及びデータ信号ＤＢ０〜ＤＢ７はラッ
チバッファ４，ラッチバッファ５，バスドライバ６を通
して制御される。システム側からは＋５Ｖが供給され、
ＤＣ／ＤＣコンバータ１により＋１２Ｖに昇圧され、ア
ナログスイッチ２により＋１２Ｖ又は＋５ＶがＤＣＶＰ
Ｐに出力され、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８の
プログラム電圧端子ＶＰＰに印加される。ＦＥ2 ＰＲＯ
Ｍ７〜ＦＥ2 ＰＲＯＭ８には、例えばインテル社製のフ
ラッシュ型Ｅ2 ＰＲＯＭである２８Ｆ１０１が用いられ
る。
信号Ａ０〜Ａ１６及びデータ信号ＤＢ０〜ＤＢ７はラッ
チバッファ４，ラッチバッファ５，バスドライバ６を通
して制御される。システム側からは＋５Ｖが供給され、
ＤＣ／ＤＣコンバータ１により＋１２Ｖに昇圧され、ア
ナログスイッチ２により＋１２Ｖ又は＋５ＶがＤＣＶＰ
Ｐに出力され、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８の
プログラム電圧端子ＶＰＰに印加される。ＦＥ2 ＰＲＯ
Ｍ７〜ＦＥ2 ＰＲＯＭ８には、例えばインテル社製のフ
ラッシュ型Ｅ2 ＰＲＯＭである２８Ｆ１０１が用いられ
る。
【０００９】メモリコントローラ３は、ＦＥ2 ＰＲＯＭ
７〜ＦＥ2 ＰＲＯＭ８に対するコマンドの発行及びタイ
マー管理及びラッチバッファ４，ラッチバッファ５，バ
スドライバ６の制御を行う。またアナログスイッチ２の
出力切換信号の生成及びシステム側に対するレディ制御
を行う。レディ制御は、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲ
ＯＭ８のデータライト及びデータイレーズ完了を通知す
る。メモリ空間は１メガバイトである。
７〜ＦＥ2 ＰＲＯＭ８に対するコマンドの発行及びタイ
マー管理及びラッチバッファ４，ラッチバッファ５，バ
スドライバ６の制御を行う。またアナログスイッチ２の
出力切換信号の生成及びシステム側に対するレディ制御
を行う。レディ制御は、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲ
ＯＭ８のデータライト及びデータイレーズ完了を通知す
る。メモリ空間は１メガバイトである。
【００１０】図２は本実施例のデータリードのタイミン
グチャートである。ＲＤ信号（リードストローブ信号）
及びＣＳ信号（チップセレクト信号）をＬｏｗ（低レベ
ル）にすることにより、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲ
ＯＭ８のいずれかのチップのデータリードが可能とな
る。ＣＳ信号がアクティブになるとメモリコントローラ
３から出力されるＡＤＥＮ信号（出力イネーブル信号）
がＬｏｗとなり、ラッチバッファ４がシステムからのア
ドレス信号Ａ０〜Ａ１６をＦＥ2 ＰＲＯＭ７〜ＦＥ2 Ｐ
ＲＯＭ８のチップに与える。この時ＬＡＴ信号（データ
ラッチタイミング信号）がＨｉｇｈ（高レベル）である
からラッチバッファ４はＡＤＥＮ信号がＬｏｗとなるタ
イミングでアドレス信号Ａ０〜Ａ１６をアドレス信号Ｆ
ＭＡＤ０〜１６として出力する。
グチャートである。ＲＤ信号（リードストローブ信号）
及びＣＳ信号（チップセレクト信号）をＬｏｗ（低レベ
ル）にすることにより、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲ
ＯＭ８のいずれかのチップのデータリードが可能とな
る。ＣＳ信号がアクティブになるとメモリコントローラ
３から出力されるＡＤＥＮ信号（出力イネーブル信号）
がＬｏｗとなり、ラッチバッファ４がシステムからのア
ドレス信号Ａ０〜Ａ１６をＦＥ2 ＰＲＯＭ７〜ＦＥ2 Ｐ
ＲＯＭ８のチップに与える。この時ＬＡＴ信号（データ
ラッチタイミング信号）がＨｉｇｈ（高レベル）である
からラッチバッファ４はＡＤＥＮ信号がＬｏｗとなるタ
イミングでアドレス信号Ａ０〜Ａ１６をアドレス信号Ｆ
ＭＡＤ０〜１６として出力する。
【００１１】またＲＤ信号がＬｏｗとなるタイミングで
メモリコントローラ３はＦＯＥ信号（出力イネーブル信
号）をＬｏｗとしＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８
のデータリードを開始する。この時、ラッチバッファ５
の出力はＤＩＮＥＮ信号（出力イネーブル信号）により
ハイインピーダンスとなり、バスドライバ６はＤＯＵＴ
ＥＮ信号（バッファ出力イネーブル信号）によりＦＭＤ
Ｔ０〜７信号をＤＢ０〜ＤＢ７信号として出力する。ま
た、システムからのアドレス信号Ａ１７，Ａ１８，Ａ１
９をメモリコントローラ３はデコードし、ＦＣＥ０〜Ｆ
ＣＥ７（チップセレクト信号）のいずれかの信号をＬｏ
ｗとし、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８のいずれ
か１チップを選択する。
メモリコントローラ３はＦＯＥ信号（出力イネーブル信
号）をＬｏｗとしＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８
のデータリードを開始する。この時、ラッチバッファ５
の出力はＤＩＮＥＮ信号（出力イネーブル信号）により
ハイインピーダンスとなり、バスドライバ６はＤＯＵＴ
ＥＮ信号（バッファ出力イネーブル信号）によりＦＭＤ
Ｔ０〜７信号をＤＢ０〜ＤＢ７信号として出力する。ま
た、システムからのアドレス信号Ａ１７，Ａ１８，Ａ１
９をメモリコントローラ３はデコードし、ＦＣＥ０〜Ｆ
ＣＥ７（チップセレクト信号）のいずれかの信号をＬｏ
ｗとし、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８のいずれ
か１チップを選択する。
【００１２】図３は本実施例のデータライトのタイミン
グである。スシテム側は通常のメモリアクセスを実施す
る。ＷＲ信号（ライトストローブ信号）の立ち上りタイ
ミング２で、ラッチバッファ４，ラッチバッファ５には
アクセスのアドレス及びデータがラッチされる。この時
ＬＡＴ信号はＬｏｗ，ＤＣＳＥＬ信号はＨｉｇｈ，ＲＥ
ＡＤＹ信号はＬｏｗとなる。ＤＣＳＥＬ信号がＨｉｇｈ
になるとアナログスイッチ２からは＋１２Ｖが出力され
る。この後、メモリコントローラ３はＦＥ2 ＰＲＯＭ７
〜ＦＥ2 ＰＲＯＭ８に対して一連のデータライト動作を
実行する。メモリコントローラ３はＦＥ2 ＰＲＯＭ７〜
ＦＥ2 ＰＲＯＭ８に対しライトコマンドを発行する。
グである。スシテム側は通常のメモリアクセスを実施す
る。ＷＲ信号（ライトストローブ信号）の立ち上りタイ
ミング２で、ラッチバッファ４，ラッチバッファ５には
アクセスのアドレス及びデータがラッチされる。この時
ＬＡＴ信号はＬｏｗ，ＤＣＳＥＬ信号はＨｉｇｈ，ＲＥ
ＡＤＹ信号はＬｏｗとなる。ＤＣＳＥＬ信号がＨｉｇｈ
になるとアナログスイッチ２からは＋１２Ｖが出力され
る。この後、メモリコントローラ３はＦＥ2 ＰＲＯＭ７
〜ＦＥ2 ＰＲＯＭ８に対して一連のデータライト動作を
実行する。メモリコントローラ３はＦＥ2 ＰＲＯＭ７〜
ＦＥ2 ＰＲＯＭ８に対しライトコマンドを発行する。
【００１３】次に、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ
８に対し、データライトを行う。アクセスするアドレス
とデータは、ＡＤＥＮ信号及びＤＩＮＥＮ信号がＬｏｗ
となり、ラッチバッファ４，ラッチバッファ５にラッチ
されていたアドレスとデータが、ＦＥ2 ＰＲＯＭ７〜Ｆ
Ｅ2 ＰＲＯＭ８に供給される。メモリコントローラ３は
ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８に対するデータラ
イト時のタイマー管理を行い、次にベリファイコマンド
をＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８に対し発行す
る。メモリコントローラ３はベリファイコマンド時のタ
イマー管理を行う。またこの間にライトしたデータをラ
ッチバッファ５から取り込む。次にＦＥ2ＰＲＯＭ７〜
ＦＥ2 ＰＲＯＭ８のデータリードを行い、リードしたデ
ータを先に取り込んだライトデータと比較する。一致し
ない場合は、再度ライトコマンド発行からのルーチンを
繰り返す。一致した場合は、メモリコントローラ３は、
ＤＣＳＥＬ信号をＬｏｗ，ＲＥＡＤＹ信号をＨｉｇｈ，
ＬＡＴ信号をＨｉｇｈ，ＤＩＮＥＮ信号をＬｏｗにす
る。
８に対し、データライトを行う。アクセスするアドレス
とデータは、ＡＤＥＮ信号及びＤＩＮＥＮ信号がＬｏｗ
となり、ラッチバッファ４，ラッチバッファ５にラッチ
されていたアドレスとデータが、ＦＥ2 ＰＲＯＭ７〜Ｆ
Ｅ2 ＰＲＯＭ８に供給される。メモリコントローラ３は
ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８に対するデータラ
イト時のタイマー管理を行い、次にベリファイコマンド
をＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８に対し発行す
る。メモリコントローラ３はベリファイコマンド時のタ
イマー管理を行う。またこの間にライトしたデータをラ
ッチバッファ５から取り込む。次にＦＥ2ＰＲＯＭ７〜
ＦＥ2 ＰＲＯＭ８のデータリードを行い、リードしたデ
ータを先に取り込んだライトデータと比較する。一致し
ない場合は、再度ライトコマンド発行からのルーチンを
繰り返す。一致した場合は、メモリコントローラ３は、
ＤＣＳＥＬ信号をＬｏｗ，ＲＥＡＤＹ信号をＨｉｇｈ，
ＬＡＴ信号をＨｉｇｈ，ＤＩＮＥＮ信号をＬｏｗにす
る。
【００１４】図４は本実施例のデータイレーズのタイミ
ングチャートである。システム側は、ＥＲＡＳＥ信号
（データ消去指定信号）をＨｉｇｈにし、イレーズのリ
クエストを行う。メモリコントローラ３はＦＥ2 ＰＲＯ
Ｍ７〜ＦＥ2 ＰＲＯＭ８に対して、一連のイレーズ動作
を行う。まずメモリコントローラ３はＦＥ2 ＰＲＯＭ７
〜ＦＥ2 ＰＲＯＭ８に対して、イレーズコマンドを２回
発行する。次にイレーズのタイマー管理を行い、イレー
ズベリファイコマンドを発行する。次にベリファイのタ
イマー管理を行い、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ
８からデータリード行い、イレーズのチェックを行う。
イレーズベリファイコマンドの発行とイレーズチェック
のルーチンをＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８の全
アドレスに対して実施する。イレーズが完了していない
場合は、再度イレーズコマンドの発行から処理を行う。
イレーズ完了していれば、ＤＣＳＥＬ信号をＬｏｗ，Ｒ
ＥＡＤＹ信号をＨｉｇｈにして、システム側にイメーズ
処理終了を通知する。
ングチャートである。システム側は、ＥＲＡＳＥ信号
（データ消去指定信号）をＨｉｇｈにし、イレーズのリ
クエストを行う。メモリコントローラ３はＦＥ2 ＰＲＯ
Ｍ７〜ＦＥ2 ＰＲＯＭ８に対して、一連のイレーズ動作
を行う。まずメモリコントローラ３はＦＥ2 ＰＲＯＭ７
〜ＦＥ2 ＰＲＯＭ８に対して、イレーズコマンドを２回
発行する。次にイレーズのタイマー管理を行い、イレー
ズベリファイコマンドを発行する。次にベリファイのタ
イマー管理を行い、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ
８からデータリード行い、イレーズのチェックを行う。
イレーズベリファイコマンドの発行とイレーズチェック
のルーチンをＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８の全
アドレスに対して実施する。イレーズが完了していない
場合は、再度イレーズコマンドの発行から処理を行う。
イレーズ完了していれば、ＤＣＳＥＬ信号をＬｏｗ，Ｒ
ＥＡＤＹ信号をＨｉｇｈにして、システム側にイメーズ
処理終了を通知する。
【００１５】図５及び図６はメモリコントローラ３の内
部ブロック図である。
部ブロック図である。
【００１６】ＷＲ信号は、メモリコントローラ３に対す
るライトストローブ信号である。ＣＳ信号は、メモリコ
ントローラ３に対するチップセレクト信号である。ＥＲ
ＡＳＥ信号は、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８の
データ消去指定信号である。Ａ＊信号（Ａ１７，Ａ１
８，Ａ１９信号）は、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯ
Ｍ８に対する、アドレス信号である。ＲＤ信号は、メモ
リコントローラ３に対するリードストローブ信号であ
る。ＣＬ１信号，ＣＬ２信号はＲＯＭ内蔵ＣＰＵ１９に
対するクロック信号である。ＬＡＴ信号は、ラッチバッ
ファ４，ラッチバッファ５に対するデータラッチタイミ
ング信号である。
るライトストローブ信号である。ＣＳ信号は、メモリコ
ントローラ３に対するチップセレクト信号である。ＥＲ
ＡＳＥ信号は、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８の
データ消去指定信号である。Ａ＊信号（Ａ１７，Ａ１
８，Ａ１９信号）は、ＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯ
Ｍ８に対する、アドレス信号である。ＲＤ信号は、メモ
リコントローラ３に対するリードストローブ信号であ
る。ＣＬ１信号，ＣＬ２信号はＲＯＭ内蔵ＣＰＵ１９に
対するクロック信号である。ＬＡＴ信号は、ラッチバッ
ファ４，ラッチバッファ５に対するデータラッチタイミ
ング信号である。
【００１７】ＳＥＬ信号はアナログスイッチ２に対する
出力電圧切換え信号である。ＲＤＹ信号はシステムに対
するレディ信号である。ＤＯＵＴＥＮ信号はバスドライ
バ６に対するバッファ出力イネーブル信号である。ＦＡ
ＤＤ＊信号はＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８に対
するアドレス信号である。ＦＤＡＴＡ＊信号はＦＥ2Ｐ
ＲＯＭ７〜ＦＥ2 ＰＲＯＭ８に対するデータ信号であ
る。ＦＣＥ＊信号はＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ
８に対するチップセレクト信号である。ＦＷＥ信号はＦ
Ｅ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８に対するライトスト
ローブ信号である。ＦＯＥ信号はＦＥ2 ＰＲＯＭ７〜Ｆ
Ｅ2 ＰＲＯＭ８に対する出力イネーブル信号である。Ａ
ＤＥＮ信号はラッチバッファ４の出力イネーブル信号で
ある。ＤＩＮＥＮ信号はラッチバッファ５の出力イネー
ブル信号である。
出力電圧切換え信号である。ＲＤＹ信号はシステムに対
するレディ信号である。ＤＯＵＴＥＮ信号はバスドライ
バ６に対するバッファ出力イネーブル信号である。ＦＡ
ＤＤ＊信号はＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８に対
するアドレス信号である。ＦＤＡＴＡ＊信号はＦＥ2Ｐ
ＲＯＭ７〜ＦＥ2 ＰＲＯＭ８に対するデータ信号であ
る。ＦＣＥ＊信号はＦＥ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ
８に対するチップセレクト信号である。ＦＷＥ信号はＦ
Ｅ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８に対するライトスト
ローブ信号である。ＦＯＥ信号はＦＥ2 ＰＲＯＭ７〜Ｆ
Ｅ2 ＰＲＯＭ８に対する出力イネーブル信号である。Ａ
ＤＥＮ信号はラッチバッファ４の出力イネーブル信号で
ある。ＤＩＮＥＮ信号はラッチバッファ５の出力イネー
ブル信号である。
【００１８】また図５及び図６において９，１０，１
６，２１，２４，２５，３０，３１及び３６はＯＲゲー
トであり、１１，１２，１５及び２７はレジスタであ
り、１３はＳＲレジスタであり、１４，１７，２３，２
６及び２８はデコーダであり、１８はトライステートバ
ッファであり、２０はＮＯＲゲートであり、２２，２
９，３５及び３７はアンドゲートである。
６，２１，２４，２５，３０，３１及び３６はＯＲゲー
トであり、１１，１２，１５及び２７はレジスタであ
り、１３はＳＲレジスタであり、１４，１７，２３，２
６及び２８はデコーダであり、１８はトライステートバ
ッファであり、２０はＮＯＲゲートであり、２２，２
９，３５及び３７はアンドゲートである。
【００１９】ＬａｔｃｈＲｅｓｅｔ信号はレジスタ１
１，レジスタ１２のレセット及びセット信号である。Ｏ
Ｒゲート９の立ち上がりエッジによりレジスタ１１はＲ
ＯＭ内蔵ＣＰＵ１９に対しＨｉｇｈを出力する。ＲＯＭ
内蔵ＣＰＵ１９はこれを割り込み信号として図３，図４
に示す一連の処理を実行する。一連の処理が終了すると
ＬａｔｃｈＲｅｓｅｔ信号がアクティブとなりレジスタ
１１をリセットし次の割り込みを受け付ける。またレジ
スタ１２はＯＲゲート１０の立ち上がりエッジによりＬ
ＡＴ信号をＬｏｗにしてＡ０〜Ａ１６信号及びＤＢ０〜
ＤＢ７信号をラッチバッファ４及びラッチバッファ５に
ラッチする。ＬａｔｃｈＲｅｓｅｔ信号がアクティブに
なるとレジスタ１２をセットしＬＡＴ信号をＨｉｇｈに
してラッチを解除する。
１，レジスタ１２のレセット及びセット信号である。Ｏ
Ｒゲート９の立ち上がりエッジによりレジスタ１１はＲ
ＯＭ内蔵ＣＰＵ１９に対しＨｉｇｈを出力する。ＲＯＭ
内蔵ＣＰＵ１９はこれを割り込み信号として図３，図４
に示す一連の処理を実行する。一連の処理が終了すると
ＬａｔｃｈＲｅｓｅｔ信号がアクティブとなりレジスタ
１１をリセットし次の割り込みを受け付ける。またレジ
スタ１２はＯＲゲート１０の立ち上がりエッジによりＬ
ＡＴ信号をＬｏｗにしてＡ０〜Ａ１６信号及びＤＢ０〜
ＤＢ７信号をラッチバッファ４及びラッチバッファ５に
ラッチする。ＬａｔｃｈＲｅｓｅｔ信号がアクティブに
なるとレジスタ１２をセットしＬＡＴ信号をＨｉｇｈに
してラッチを解除する。
【００２０】ＲｅａｄｙＳｅｔ信号及びＲｅａｄｙＲｅ
ｓｅｔ信号はＬａｔｃｈＲｅｓｅｔ信号と同様にＲＯＭ
内蔵ＣＰＵ１９が図３，図４に示す一連の処理を実行開
始するとＲｅａｄｙＳｅｔ信号をアクティブにする。こ
のときＳＥＬ信号がＨｉｇｈとなりアナログクイッチ２
を切り換えＤＣＶＰＰ信号を１２Ｖ出力とする。ＲＤＹ
信号はＬｏｗとなりシステムに対し一連の処理実行中を
示す。ＲＯＭ内蔵ＣＰＵ１９が一連の処理を終了すると
ＲｅａｄａＲｅｓｅｔ信号がアクティブとなりレジスタ
１２をリセットする。このときＳＥＬ信号はＬｏｗとな
りアナログスイッチ２の出力を切り換えてＤＣＶＰＰ出
力を５Ｖとする。ＲＤＹ信号はＨｉｇｈとなりシステム
に対し一連の処理が終了したこと通知する。
ｓｅｔ信号はＬａｔｃｈＲｅｓｅｔ信号と同様にＲＯＭ
内蔵ＣＰＵ１９が図３，図４に示す一連の処理を実行開
始するとＲｅａｄｙＳｅｔ信号をアクティブにする。こ
のときＳＥＬ信号がＨｉｇｈとなりアナログクイッチ２
を切り換えＤＣＶＰＰ信号を１２Ｖ出力とする。ＲＤＹ
信号はＬｏｗとなりシステムに対し一連の処理実行中を
示す。ＲＯＭ内蔵ＣＰＵ１９が一連の処理を終了すると
ＲｅａｄａＲｅｓｅｔ信号がアクティブとなりレジスタ
１２をリセットする。このときＳＥＬ信号はＬｏｗとな
りアナログスイッチ２の出力を切り換えてＤＣＶＰＰ出
力を５Ｖとする。ＲＤＹ信号はＨｉｇｈとなりシステム
に対し一連の処理が終了したこと通知する。
【００２１】ＣＤＲＤ信号はセットデータリード信号で
ある。ラッチバッファ５にセットされているデータをＲ
ＯＭ内蔵ＣＰＵ１９が読み込む時にアクティブとなる。
ＳＤＲＤ信号がＬｏｗとなると、ＤＩＮＥＮ信号がＬｏ
ｗとなりＲＯＭ内蔵ＣＰＵ１９はラッチバッファ５のデ
ータを読み込むことができる。
ある。ラッチバッファ５にセットされているデータをＲ
ＯＭ内蔵ＣＰＵ１９が読み込む時にアクティブとなる。
ＳＤＲＤ信号がＬｏｗとなると、ＤＩＮＥＮ信号がＬｏ
ｗとなりＲＯＭ内蔵ＣＰＵ１９はラッチバッファ５のデ
ータを読み込むことができる。
【００２２】ＩＯＭ信号はＲＯＭ内蔵ＣＰＵ１９がメモ
リエリアに対してアクセスするのかＩＯエリアにアクセ
スするのかを示す。Ｈｉｇｈの時ＩＯエリア、Ｌｏｗの
ときメモリエリアに対するアクセスを示す。
リエリアに対してアクセスするのかＩＯエリアにアクセ
スするのかを示す。Ｈｉｇｈの時ＩＯエリア、Ｌｏｗの
ときメモリエリアに対するアクセスを示す。
【００２３】ＣＭＤ４０信号は、ＲＯＭ内蔵ＣＰＵがＦ
Ｅ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８に対して“ＷＲＩＴ
ＥＣＯＭＭＡＮＤ”をセットしたとき（図３参照）にア
クティブとなる。ＣＭＤ４０信号は、レジスタ２７をセ
ットする。レジスタ２７の初期値はＨｉｇｈである。
Ｅ2 ＰＲＯＭ７〜ＦＥ2 ＰＲＯＭ８に対して“ＷＲＩＴ
ＥＣＯＭＭＡＮＤ”をセットしたとき（図３参照）にア
クティブとなる。ＣＭＤ４０信号は、レジスタ２７をセ
ットする。レジスタ２７の初期値はＨｉｇｈである。
【００２４】図１の構成を、通常のパッケージ上に実現
してもよいし、またベアチップ，ＴＳＯＰパッケージを
利用し、カード形式にすることも可能である。カード形
式にした場合、通常のメモリカードのサイズ（名刺大）
となり、可搬性にすぐれる。
してもよいし、またベアチップ，ＴＳＯＰパッケージを
利用し、カード形式にすることも可能である。カード形
式にした場合、通常のメモリカードのサイズ（名刺大）
となり、可搬性にすぐれる。
【００２５】
【発明の効果】以上説明した様に本発明のメモリコント
ローラは、ＲＯＭ内蔵ＣＰＵ及び複数のデコーダ，レジ
スタ，論理ゲート，トライステートバッファで構成され
ている為、フラッシュ型のＥ2 ＰＲＯＭをシステムが使
用する際に、コマンドの管理，タイマーの管理，電源電
圧切り換えの制御を軽減することができる。
ローラは、ＲＯＭ内蔵ＣＰＵ及び複数のデコーダ，レジ
スタ，論理ゲート，トライステートバッファで構成され
ている為、フラッシュ型のＥ2 ＰＲＯＭをシステムが使
用する際に、コマンドの管理，タイマーの管理，電源電
圧切り換えの制御を軽減することができる。
【００２６】また、システム側は通常のメモリアクセス
と同等に行える。本発明のメモリコントローラをフラッ
シュ型Ｅ2 ＰＲＯＭのメモリカード側に設ける事によ
り、フラッシュ型Ｅ2 ＰＲＯＭメモリカードの使用が容
易となる。
と同等に行える。本発明のメモリコントローラをフラッ
シュ型Ｅ2 ＰＲＯＭのメモリカード側に設ける事によ
り、フラッシュ型Ｅ2 ＰＲＯＭメモリカードの使用が容
易となる。
【図１】本発明の一実施例のブロック図である。
【図２】図１に示す実施例のデータリードタイミングチ
ャートである。
ャートである。
【図３】図１に示す実施例のデータライトタイミングチ
ャートである。
ャートである。
【図４】図１に示す実施例のデータイレーズタイミング
チャートである。
チャートである。
【図５】図１中のメモリコントローラ３のブロック図で
ある。
ある。
【図６】図１中のメモリコントローラ３のブロック図で
ある。
ある。
１ ＤＣ／ＤＣコンバータ ２ アナログスイッチ ３ メモリコントローラ ４ ラッチバッファ ５ ラッチバッファ ６ ＢＵＳドライバ ７ ＦＥ2 ＰＲＯＭ ８ ＦＥ2 ＰＲＯＭ ９ ＯＲゲート １０ ＯＲゲート １１ レジスタ １２ レジスタ １３ ＳＲレジスタ １４ デコーダ １５ レジスタ １６ ＯＲゲート １７ デコーダ １８ トライステートバッファ １９ ＲＯＭ内蔵ＣＰＵ ２０ ＮＯＲゲート ２１ ＯＲゲート ２２ ＡＮＤゲート ２３ デコーダ ２４ ＯＲゲート ２５ ＯＲゲート ２６ デコーダ ２７ レジスタ ２８ デコーダ ２９ ＡＮＤゲート ３０ ＯＲゲート ３１ ＯＲゲート ３５ ＡＮＤゲート ３６ ＯＲゲート ３７ ＡＮＤゲート
Claims (1)
- 【請求項１】 フラッシュ型Ｅ2 ＰＲＯＭと、外部から
送られてくるアドレス信号をラッチするアドレスラッチ
バッファと、外部から送られてくるデータ信号をラッチ
するデータラッチバッファと、外部へデータ信号を送り
出すバスドライバと、第１の電圧及びこの第１の電圧よ
り高い第２の電圧を切換えて発生して前記フラッシュ型
Ｅ2 ＰＲＯＭに与えるスイッチと、前記フラッシュ型Ｅ
2 ＰＲＯＭ、前記バスドライバ及び前記スイッチを制御
するメモリコントローラとを含み、前記メモリコントロ
ーラは、データリード時に前記アドレスラッチバッファ
からアドレス信号を前記フラッシュ型Ｅ2 ＰＲＯＭに与
え、前記フラッシュ型Ｅ2 ＰＲＯＭから読み出したデー
タを前記バスドライバから外部へ出力させ、データライ
ト時に前記スイッチに前記第２の電圧を発生させ前記ア
ドレスラッチバッファ及び前記データラッチバッファか
らアドレス信号及びデータ信号を前記フラッシュ型Ｅ2
ＰＲＯＭに与えて書込みさらに前記データラッチバッフ
ァから取り込んだデータと前記フラッシュ型Ｅ2 ＰＲＯ
Ｍから読み出したデータを比較してベリファイを行い、
このベリファイでの比較結果が一致していなければ再度
書き込みを行い、データイレーズ時に前記スイッチに前
記第２の電圧を発生させ前記フラッシュ型Ｅ2 ＰＲＯＭ
のイレーズを行った後にイレーズベリファイを行うこと
を特徴とするメモリ制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30296891A JPH05217390A (ja) | 1991-11-19 | 1991-11-19 | メモリ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30296891A JPH05217390A (ja) | 1991-11-19 | 1991-11-19 | メモリ制御回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05217390A true JPH05217390A (ja) | 1993-08-27 |
Family
ID=17915331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30296891A Withdrawn JPH05217390A (ja) | 1991-11-19 | 1991-11-19 | メモリ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05217390A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0887441A (ja) * | 1994-09-19 | 1996-04-02 | Fujitsu Ltd | フラッシュメモリアクセス方式 |
-
1991
- 1991-11-19 JP JP30296891A patent/JPH05217390A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0887441A (ja) * | 1994-09-19 | 1996-04-02 | Fujitsu Ltd | フラッシュメモリアクセス方式 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990204 |