JPH0449199B2 - - Google Patents
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- JPH0449199B2 JPH0449199B2 JP6772082A JP6772082A JPH0449199B2 JP H0449199 B2 JPH0449199 B2 JP H0449199B2 JP 6772082 A JP6772082 A JP 6772082A JP 6772082 A JP6772082 A JP 6772082A JP H0449199 B2 JPH0449199 B2 JP H0449199B2
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- JP
- Japan
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- write
- memory
- processor
- timing signal
- data
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Links
- 230000015654 memory Effects 0.000 claims description 41
- 230000004044 response Effects 0.000 claims 1
- 102100031584 Cell division cycle-associated 7-like protein Human genes 0.000 description 6
- 101000777638 Homo sapiens Cell division cycle-associated 7-like protein Proteins 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 101100524639 Toxoplasma gondii ROM3 gene Proteins 0.000 description 3
- 238000004904 shortening Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4234—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus
- G06F13/4243—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a memory bus with synchronous protocol
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Read Only Memory (AREA)
- Memory System (AREA)
- Information Transfer Systems (AREA)
Description
【発明の詳細な説明】
本発明は、リード時とライト時のサイクルタイ
ムが異なるメモリをプロセツサによつて書込み制
御するメモリの書込み制御装置の改良に関する。
ムが異なるメモリをプロセツサによつて書込み制
御するメモリの書込み制御装置の改良に関する。
コンピユータは、一般にデータ処理を行なうプ
ロセツサと、データ処理に必要なデータの記憶の
ためのメモリと、これらプロセツサとメモリとを
接続するアドレスバス、データバスとを基本的構
成としている。このようなメモリとして、ランダ
ムアクセスメモリ（RAM）やリードオンリーメ
モリ（ROM）が接続されるが、こうしたプロセ
ツサのデータバス、アドレスバスに直結可能なメ
モリは、リード時とライト時のサイクルタイムが
同一のものに限られている。リード時とライト時
のサイクルタイムの異なるメモリはプロセツサの
データ、アドレスバスに直結することは行なわれ
ておらず、係るメモリは一般はバスに接続された
入出力ポートを介して接続されていた。このこと
は、プロセツサの処理サイクルが一定であること
から、メモリのリードサイクルタイムとライトサ
イクルタイムをプロセツサ自体で変更することは
出来ないという理由によるものである。
ロセツサと、データ処理に必要なデータの記憶の
ためのメモリと、これらプロセツサとメモリとを
接続するアドレスバス、データバスとを基本的構
成としている。このようなメモリとして、ランダ
ムアクセスメモリ（RAM）やリードオンリーメ
モリ（ROM）が接続されるが、こうしたプロセ
ツサのデータバス、アドレスバスに直結可能なメ
モリは、リード時とライト時のサイクルタイムが
同一のものに限られている。リード時とライト時
のサイクルタイムの異なるメモリはプロセツサの
データ、アドレスバスに直結することは行なわれ
ておらず、係るメモリは一般はバスに接続された
入出力ポートを介して接続されていた。このこと
は、プロセツサの処理サイクルが一定であること
から、メモリのリードサイクルタイムとライトサ
イクルタイムをプロセツサ自体で変更することは
出来ないという理由によるものである。
一方、前述のリード時とライト時のサイクルタ
イムの異なるメモリとしては、電気的消去可能な
プログラマブルROM（E2PROM）があり、係る
メモリは、リードオンリーメモリでありながら、
電気的に記憶情報の消去、書替えが可能であり、
RAMに比し電源がなくても記憶情報を保持する
という利点があり、ROMに比し情報の書替えが
出来るという利点がある。このため係るE2
PROMは、予じめ定められたデータはプログラ
ムを記憶するメモリとしてカセツト形成に構成さ
れたメモリカセツトとして用いられ、所望のデー
タ処理をするに当り、必要なデータ、プログラム
を記憶する係るメモリカセツトをプロセツサを含
む本体に装着し、必要なデータ、プログラムをプ
ロセツサを又は本体のRAMに与えるため利用さ
れる。しかしながら、前述の如くE2PROMはリ
ード時のアクセスタイムが450nS程度であるが、
ライト時のアクセスタイムは20mSもかかり、リ
ード時とライト時のタイミングが大巾に異なり、
プロセツサとは、入出力ポートを介して接続せざ
るを得ず、入出力ポートというバツフア手段を介
することによつてデータのリード（読取り）に時
間がかかるという欠点が生じていた。
イムの異なるメモリとしては、電気的消去可能な
プログラマブルROM（E2PROM）があり、係る
メモリは、リードオンリーメモリでありながら、
電気的に記憶情報の消去、書替えが可能であり、
RAMに比し電源がなくても記憶情報を保持する
という利点があり、ROMに比し情報の書替えが
出来るという利点がある。このため係るE2
PROMは、予じめ定められたデータはプログラ
ムを記憶するメモリとしてカセツト形成に構成さ
れたメモリカセツトとして用いられ、所望のデー
タ処理をするに当り、必要なデータ、プログラム
を記憶する係るメモリカセツトをプロセツサを含
む本体に装着し、必要なデータ、プログラムをプ
ロセツサを又は本体のRAMに与えるため利用さ
れる。しかしながら、前述の如くE2PROMはリ
ード時のアクセスタイムが450nS程度であるが、
ライト時のアクセスタイムは20mSもかかり、リ
ード時とライト時のタイミングが大巾に異なり、
プロセツサとは、入出力ポートを介して接続せざ
るを得ず、入出力ポートというバツフア手段を介
することによつてデータのリード（読取り）に時
間がかかるという欠点が生じていた。
従つて、本発明は、係るメモリとプロセツサを
バスを介して直結してメモリのリード時の時間短
縮を計り、プロセツサの処理時間を短縮せしめる
ことが可能なメモリの書込み制御装置を提供する
ことを目的とする。
バスを介して直結してメモリのリード時の時間短
縮を計り、プロセツサの処理時間を短縮せしめる
ことが可能なメモリの書込み制御装置を提供する
ことを目的とする。
以下、本発明を図面に従つて詳細に説明する。
第１図は本発明の一実施例説明図、第２図は第
１図実施例の要部タイミング図を示し、図中、１
はプロセツサとしてのマイクロプロセツサ
（MPU）であり、定められた処理サイクルに従つ
てデータ処理を行い、又メモリのリード時にはリ
ードタイミング信号RDTSを、メモリのライト時
にはライトタイミング信号WRTSを出力するも
のである。２はランダムアクセスメモリ
（RAM）であり、MPU１の処理データの記憶等
に用いられるもの、３はリードオンリーメモリー
（ROM）で、MPU１の制御プログラムや固定デ
ータを記憶するものである。これらRAM２，
ROM３はMPU１からリードタイミング信号
RDTSを、後述するアドレスバスを介しアドレス
を受け、データバスを介してデータをMPU１へ
与え、又RAM２は更にMPU１からライトタイ
ミング信号WRTS、データバスを介しデータを
受ける。４はE2PROMで、メモリカセツトのメ
モリとして利用され、メモリカセツトは図示しな
いコネクタを持ち、MPU１，RAM２，ROM３
を含む本体のコネクタに装着される。このE2
PROM４は、図示の如くアドレスバス７、デー
タバス８と直結され、又MPU１からリードタイ
ミング信号RDTSを受ける。５はタイマ回路で、
アドレスバス、データバスと接続され、MPU１
からデータバス８を介してタイマスタート指示
TSCを受け、先のMPU１からのライトタイミン
グ信号WRTSとは異なる、E2PROM４に対する
ライトタイミング信号WRSを発生している。こ
のタイマ回路５は、更に後述する待期制御回路を
制御するものである。６は待期制御回路で、タイ
マ回路５の制御によつてMPU１を待期状態にせ
しめる待期信号WTを発生するものである。７は
アドレスバスで、MPU１からRAM２，ROM
３，E2PROM４及びタイマ回路５へアドレスを
伝えるもの、８はデータバスで、MPU１と
RAM２，ROM３，E2PROM４及びタイマ回路
５との間でデータのやり取りを行うためのもので
ある。
１図実施例の要部タイミング図を示し、図中、１
はプロセツサとしてのマイクロプロセツサ
（MPU）であり、定められた処理サイクルに従つ
てデータ処理を行い、又メモリのリード時にはリ
ードタイミング信号RDTSを、メモリのライト時
にはライトタイミング信号WRTSを出力するも
のである。２はランダムアクセスメモリ
（RAM）であり、MPU１の処理データの記憶等
に用いられるもの、３はリードオンリーメモリー
（ROM）で、MPU１の制御プログラムや固定デ
ータを記憶するものである。これらRAM２，
ROM３はMPU１からリードタイミング信号
RDTSを、後述するアドレスバスを介しアドレス
を受け、データバスを介してデータをMPU１へ
与え、又RAM２は更にMPU１からライトタイ
ミング信号WRTS、データバスを介しデータを
受ける。４はE2PROMで、メモリカセツトのメ
モリとして利用され、メモリカセツトは図示しな
いコネクタを持ち、MPU１，RAM２，ROM３
を含む本体のコネクタに装着される。このE2
PROM４は、図示の如くアドレスバス７、デー
タバス８と直結され、又MPU１からリードタイ
ミング信号RDTSを受ける。５はタイマ回路で、
アドレスバス、データバスと接続され、MPU１
からデータバス８を介してタイマスタート指示
TSCを受け、先のMPU１からのライトタイミン
グ信号WRTSとは異なる、E2PROM４に対する
ライトタイミング信号WRSを発生している。こ
のタイマ回路５は、更に後述する待期制御回路を
制御するものである。６は待期制御回路で、タイ
マ回路５の制御によつてMPU１を待期状態にせ
しめる待期信号WTを発生するものである。７は
アドレスバスで、MPU１からRAM２，ROM
３，E2PROM４及びタイマ回路５へアドレスを
伝えるもの、８はデータバスで、MPU１と
RAM２，ROM３，E2PROM４及びタイマ回路
５との間でデータのやり取りを行うためのもので
ある。
この実施例の動作を次に説明する。
先づ、リード時には、MPU１は必要なデータ
の格納されたアドレスをアドレスバス７に送出
し、リードタイミング信号RDTSを発する。
RAM２，ROM３，E2PROM４の内対応するア
ドレスを有するメモリの該当アドレスからデータ
が読出され、データバス８を介しMPU１へ送ら
れ、MPU１はこのデータを用いて所定の処理を
実行する。このリードタイミング信号RDTSは各
メモリ、RAM２，ROM３，E2PROM４に共通
で、各メモリのアクセスタイムに合わせてある。
の格納されたアドレスをアドレスバス７に送出
し、リードタイミング信号RDTSを発する。
RAM２，ROM３，E2PROM４の内対応するア
ドレスを有するメモリの該当アドレスからデータ
が読出され、データバス８を介しMPU１へ送ら
れ、MPU１はこのデータを用いて所定の処理を
実行する。このリードタイミング信号RDTSは各
メモリ、RAM２，ROM３，E2PROM４に共通
で、各メモリのアクセスタイムに合わせてある。
次にライト時には、MPU１は書込みアドレス
をアドレスバス７を介して出力し、又、書込みデ
ータをデータバス８に与える。MPU１はこれと
ともにライトタイミング信号WRTSをRAM２へ
与える。RAM２のライト時のアクセスタイムは
リード時のアクセスタイムと殆んど同一であるの
で、MPU１は自己の処理サイクルを変えること
なくライトタイミング信号WRTSを発生出来る。
従つてRAM２への書込みはこれによつて実行さ
れる。一方、E2PROM４は前述の如くライト時
のアクセスタイムがリード時のアクセスタイムに
比し長いため、MPU１のライトタイミング信号
WRTSでは短かすぎ、E2PROM４への書込みは
不可能である。従つて、E2PROM４のアクセス
タイムに応じたライトタイミング信号を発生し且
つこれに応じてMPU１のデータ、アドレスを保
持することが必要である。このため、MPU１は
E2PROM４へのデータ書込みに際し、先づタイ
マ回路５を起動せしめる。即ち、第２図に示す如
く、MPU１はタイマ回路５のアドレスをアドレ
スバス７へ、タイマスタート指令TSCでデータ
バス８へ送出し、タイマ回路５を起動する。タイ
マ回路５は起動し、T1時間経時後T2時間幅のラ
イトタイミング信号WRSを発生する。このT2時
間はタイマスタート指令TSCに続く書込みアド
レス、書込みデータWDがE2PROM４へ与えら
れる必要な時間であり、T2時間はE2PROM４の
ライト時のアクセスタイムに合わせて設定され
る。一方、MPU１は前述のタイマスタート指令
TSCの発生後、次の処理サイクルで、E2PROM
４の書込みアドレスをアドレスバス７へ、書込み
データWDをデータバス８へ与える。これによ
り、E2PROM４はライトタイミング信号WRSに
より所定のサイクルタイムで、指定された書込み
アドレスに書込みデータWDが書込まれる。更
に、タイマ回路５はタイマスタート指令TSCが
立下ると待期制御回路６を動作せしめ、待期信号
WTを発生せしめ、MPU１を書込みアドレス、
書込みデータの出力後待期状態にせしめ、係る書
込みアドレス、書込みデータの出力を保持せしめ
る。即ち、MPU１は待期信号WTによつみ次の
処理サイクルを開始することが禁止され、処理と
しての前述の書込みアドレス、データの出力であ
る書込みサイクルが保持されることになる。例え
ば、待期信号WTによつてMPU１の処理クロツ
クがMPU１のステツプカウンタに与えられない
様に制御されると考えてよい。そして、タイマ回
路５は前述のライトタイミング信号WRSの終了
後、待期解除信号を待期制御回路６へ与え、待期
信号WTを立下らせ、MPU１に次の処理サイク
ルの実行を可能とせしめる。
をアドレスバス７を介して出力し、又、書込みデ
ータをデータバス８に与える。MPU１はこれと
ともにライトタイミング信号WRTSをRAM２へ
与える。RAM２のライト時のアクセスタイムは
リード時のアクセスタイムと殆んど同一であるの
で、MPU１は自己の処理サイクルを変えること
なくライトタイミング信号WRTSを発生出来る。
従つてRAM２への書込みはこれによつて実行さ
れる。一方、E2PROM４は前述の如くライト時
のアクセスタイムがリード時のアクセスタイムに
比し長いため、MPU１のライトタイミング信号
WRTSでは短かすぎ、E2PROM４への書込みは
不可能である。従つて、E2PROM４のアクセス
タイムに応じたライトタイミング信号を発生し且
つこれに応じてMPU１のデータ、アドレスを保
持することが必要である。このため、MPU１は
E2PROM４へのデータ書込みに際し、先づタイ
マ回路５を起動せしめる。即ち、第２図に示す如
く、MPU１はタイマ回路５のアドレスをアドレ
スバス７へ、タイマスタート指令TSCでデータ
バス８へ送出し、タイマ回路５を起動する。タイ
マ回路５は起動し、T1時間経時後T2時間幅のラ
イトタイミング信号WRSを発生する。このT2時
間はタイマスタート指令TSCに続く書込みアド
レス、書込みデータWDがE2PROM４へ与えら
れる必要な時間であり、T2時間はE2PROM４の
ライト時のアクセスタイムに合わせて設定され
る。一方、MPU１は前述のタイマスタート指令
TSCの発生後、次の処理サイクルで、E2PROM
４の書込みアドレスをアドレスバス７へ、書込み
データWDをデータバス８へ与える。これによ
り、E2PROM４はライトタイミング信号WRSに
より所定のサイクルタイムで、指定された書込み
アドレスに書込みデータWDが書込まれる。更
に、タイマ回路５はタイマスタート指令TSCが
立下ると待期制御回路６を動作せしめ、待期信号
WTを発生せしめ、MPU１を書込みアドレス、
書込みデータの出力後待期状態にせしめ、係る書
込みアドレス、書込みデータの出力を保持せしめ
る。即ち、MPU１は待期信号WTによつみ次の
処理サイクルを開始することが禁止され、処理と
しての前述の書込みアドレス、データの出力であ
る書込みサイクルが保持されることになる。例え
ば、待期信号WTによつてMPU１の処理クロツ
クがMPU１のステツプカウンタに与えられない
様に制御されると考えてよい。そして、タイマ回
路５は前述のライトタイミング信号WRSの終了
後、待期解除信号を待期制御回路６へ与え、待期
信号WTを立下らせ、MPU１に次の処理サイク
ルの実行を可能とせしめる。
以上のように本発明のメモリの書込み制御方式
によれば、メモリのライトサイクルタイムに応じ
た長さのライトタイミング信号を発生するタイマ
回路を設け、プロセツサからの指令によつて起動
制御するとともに、ライトタイミング信号が出力
されている期間には、プロセツサを待機状態にし
て次の処理を行なわせないようにしたので、メモ
リに書込むのに十分な時間だけ書込みデータをバ
ス上に保持することができ、ライト時のサイクル
タイムがリード時のそれより長いE2PROMなど
のメモリへの書込みが保証されるとともに、バツ
フアメモリなどを仲介させることなくプロセツサ
のバスラインに直結することができるから、メモ
リのリード時間を短縮するという効果も得られ
る。更に、本発明によれば、タイマ回路を設ける
ことにより係る効果が得られるため、特に構成が
複雑化することもなく、係る直結構成を安価に且
つ簡単に得ることができるという実用上優れた効
果も得られる。
によれば、メモリのライトサイクルタイムに応じ
た長さのライトタイミング信号を発生するタイマ
回路を設け、プロセツサからの指令によつて起動
制御するとともに、ライトタイミング信号が出力
されている期間には、プロセツサを待機状態にし
て次の処理を行なわせないようにしたので、メモ
リに書込むのに十分な時間だけ書込みデータをバ
ス上に保持することができ、ライト時のサイクル
タイムがリード時のそれより長いE2PROMなど
のメモリへの書込みが保証されるとともに、バツ
フアメモリなどを仲介させることなくプロセツサ
のバスラインに直結することができるから、メモ
リのリード時間を短縮するという効果も得られ
る。更に、本発明によれば、タイマ回路を設ける
ことにより係る効果が得られるため、特に構成が
複雑化することもなく、係る直結構成を安価に且
つ簡単に得ることができるという実用上優れた効
果も得られる。
さらにまた、本発明は、ライトサイクルタイム
の当初に前記タイマ回路からライトタイミング信
号を発生させる時、該ライトタイミング信号発生
前のタイミングでタイマ回路のアドレスを指定す
る手段を有しているので、マイクロプロセツサ
は、EEPROMに対して従来のものと比較してよ
り早くアクセスすることができる。
の当初に前記タイマ回路からライトタイミング信
号を発生させる時、該ライトタイミング信号発生
前のタイミングでタイマ回路のアドレスを指定す
る手段を有しているので、マイクロプロセツサ
は、EEPROMに対して従来のものと比較してよ
り早くアクセスすることができる。
尚、本発明を一実施例により説明したが、本発
明はこの実施例に限られず、本発明の主旨の範囲
内で種々の変形が可能であり、本発明の範囲から
これらを排除するものではない。
明はこの実施例に限られず、本発明の主旨の範囲
内で種々の変形が可能であり、本発明の範囲から
これらを排除するものではない。
第１図は本発明の一実施例説明図、第２図は第
１図における要部タイミング図を示す。 １……マイクロプロセツサ、４……E2PROM、
５……タイマ回路、６……待期制御回路、７……
アドレスバス、８……データバス。
１図における要部タイミング図を示す。 １……マイクロプロセツサ、４……E2PROM、
５……タイマ回路、６……待期制御回路、７……
アドレスバス、８……データバス。
Claims (1)
- １ プロセツサを用いて、所望の情報を電気的に
記憶内容消去自在なプログラマブル・リードオン
リー・メモリに書き込むメモリの書込み制御装置
において、リード／ライトタイミング信号により
メモリ制御を行うプロセツサと、該プロセツサの
バスラインと直結され書き込み時のサイクルタイ
ムがリード時のそれよりも長いプログラマブル・
リーダオンリー・メモリと、該プロセツサのバス
ラインと直結され、該プログラマブル・リードオ
ンリー・メモリへの情報書込に先立つて該プロセ
ツサからバスラインを介してアドレス指定される
と同時にタイマースタート指令信号TSCを受け、
所定時間T1経過後、該プログラマブル・リード
オンリー・メモリに対するライトサイクルタイム
の当初にオンされ該ライトサイクルタイムの長さ
に応じたT2の長さのライトタイミング信号を発
生するタイマ回路と、該タイマ回路から発せられ
るライトタイミング信号により動作し、該ライト
タイミング信号が出力されている間中前記プロセ
ツサの次の処理サイクルの開始を禁止する待機信
号WTを前記プロセツサに発する待機制御回路と
を具備し、前記プロセツサは所定時間T1内にバ
スライン上に書込みアドレス及び書込にデータを
出力し、プログラマブル・リードオンリー・メモ
リはタイマー回路から発せられるライトタイミン
グ信号WRSにより制御されると共にプロセツサ
からのリードタイミング信号RDTSにより制御さ
れるようにしたことを特徴とするメモリの書込み
制御装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067720A JPS58184668A (ja) | 1982-04-22 | 1982-04-22 | メモリの書込み制御方式 |
| US06/486,892 US4520458A (en) | 1982-04-22 | 1983-04-20 | Apparatus for controlling writing of data into a memory having different read and write times |
| EP83302264A EP0092976A3 (en) | 1982-04-22 | 1983-04-21 | Memory writing control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57067720A JPS58184668A (ja) | 1982-04-22 | 1982-04-22 | メモリの書込み制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58184668A JPS58184668A (ja) | 1983-10-28 |
| JPH0449199B2 true JPH0449199B2 (ja) | 1992-08-10 |
Family
ID=13353068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57067720A Granted JPS58184668A (ja) | 1982-04-22 | 1982-04-22 | メモリの書込み制御方式 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4520458A (ja) |
| EP (1) | EP0092976A3 (ja) |
| JP (1) | JPS58184668A (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4683551A (en) * | 1984-03-28 | 1987-07-28 | Minnesota Mining And Manufacturing Company | Ram clock switching circuitry for a laser beam printer |
| GB8408974D0 (en) * | 1984-04-06 | 1984-05-16 | Efamol Ltd | Food production |
| US4845632A (en) * | 1985-10-16 | 1989-07-04 | Pitney Bowes Inc. | Electonic postage meter system having arrangement for rapid storage of critical postage accounting data in plural nonvolatile memories |
| JPH07117886B2 (ja) * | 1985-11-28 | 1995-12-18 | キヤノン株式会社 | デ−タ制御装置 |
| JP2513462B2 (ja) * | 1986-03-26 | 1996-07-03 | 株式会社日立製作所 | マイクロ・コンピユ−タ |
| JPS6353669A (ja) * | 1986-08-22 | 1988-03-07 | Hitachi Micro Comput Eng Ltd | マイクロプロセツサ |
| US5261110A (en) * | 1986-10-10 | 1993-11-09 | Hitachi, Ltd. | System for performing writes to non-volatile memory elements in a minimal time |
| US5325513A (en) * | 1987-02-23 | 1994-06-28 | Kabushiki Kaisha Toshiba | Apparatus for selectively accessing different memory types by storing memory correlation information in preprocessing mode and using the information in processing mode |
| JPH02144641A (ja) * | 1988-11-25 | 1990-06-04 | Nec Corp | マイクロコンピュータ |
| US5287469A (en) * | 1988-12-27 | 1994-02-15 | Nec Corporation | Electrically erasable and programmable non-volatile memory (EEPROM), wherein write pulses can be interrupted by subsequently received read requests |
| US4965828A (en) * | 1989-04-05 | 1990-10-23 | Quadri Corporation | Non-volatile semiconductor memory with SCRAM hold cycle prior to SCRAM-to-E2 PROM backup transfer |
| US5617574A (en) * | 1989-05-04 | 1997-04-01 | Texas Instruments Incorporated | Devices, systems and methods for conditional instructions |
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