JPH04263341A - メモリアクセス方式 - Google Patents
メモリアクセス方式Info
- Publication number
- JPH04263341A JPH04263341A JP3022567A JP2256791A JPH04263341A JP H04263341 A JPH04263341 A JP H04263341A JP 3022567 A JP3022567 A JP 3022567A JP 2256791 A JP2256791 A JP 2256791A JP H04263341 A JPH04263341 A JP H04263341A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- selection signal
- data
- cpu
- read
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 230000015654 memory Effects 0.000 title claims abstract description 62
- 238000000034 method Methods 0.000 claims description 7
- 230000004044 response Effects 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 5
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000002699 waste material Substances 0.000 description 1
Classifications
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はプロセッサ（以下ＣＰＵ
と称する）を使用した装置のメモリアクセス方式の改良
に関するものである。
と称する）を使用した装置のメモリアクセス方式の改良
に関するものである。
【０００２】この際、メモリの消費電力を低減するメモ
リアクセス方式が要望されている。
リアクセス方式が要望されている。
【０００３】
【従来の技術】図４は従来例の装置の構成を示すブロッ
ク図である。図５は従来例の動作を説明するためのタイ
ムチャートである。
ク図である。図５は従来例の動作を説明するためのタイ
ムチャートである。
【０００４】図４に示すようなＣＰＵ１とメモリ２を含
む複数のメモリ（図示しない）を有する装置において、
メモリ２に記憶したデータを読み出す場合、まずＣＰＵ
１から図５の■に示すようなチップセレクト信号（ＣＳ
、負論理のため”Ｌ” レベル）を出力して、複数のメ
モリ（図示しない）から読み出しを希望するデータを記
憶したメモリ２を選択する。同時に、チップセレクト信
号により選択したメモリ２に、該データを記憶するアド
レスを示す信号（ＡＤＲ）をＣＰＵ１から加える（図５
の■参照）。
む複数のメモリ（図示しない）を有する装置において、
メモリ２に記憶したデータを読み出す場合、まずＣＰＵ
１から図５の■に示すようなチップセレクト信号（ＣＳ
、負論理のため”Ｌ” レベル）を出力して、複数のメ
モリ（図示しない）から読み出しを希望するデータを記
憶したメモリ２を選択する。同時に、チップセレクト信
号により選択したメモリ２に、該データを記憶するアド
レスを示す信号（ＡＤＲ）をＣＰＵ１から加える（図５
の■参照）。
【０００５】次に、ＣＰＵ１からメモリ２に図５の■で
示すタイミングで読み出し制御信号（ＲＤ、負論理のた
め”Ｌ” レベル）を加え、メモリ２から上記アドレス
に記憶したデータを読み出す。この場合、図５の■に示
すように、アクセスタイム（ｔａｃｃ ） 内にメモリ
２から読み出されるデータは擬似データであり、アクセ
スタイム（ｔａｃｃ ） が経過した後真のデータが読
み出される。
示すタイミングで読み出し制御信号（ＲＤ、負論理のた
め”Ｌ” レベル）を加え、メモリ２から上記アドレス
に記憶したデータを読み出す。この場合、図５の■に示
すように、アクセスタイム（ｔａｃｃ ） 内にメモリ
２から読み出されるデータは擬似データであり、アクセ
スタイム（ｔａｃｃ ） が経過した後真のデータが読
み出される。
【０００６】そして、図５の■に示すように、ＣＰＵ１
の読み出しの１サイクルの全域にわたりメモリ２が選択
されており、この間はメモリ２は動作時の消費電力を消
費している。
の読み出しの１サイクルの全域にわたりメモリ２が選択
されており、この間はメモリ２は動作時の消費電力を消
費している。
【０００７】
【発明が解決しようとする課題】上述したように従来の
メモリアクセス方式においては、ＣＰＵ１の読み出しの
１サイクルの全域にわたりメモリ２の選択信号（ＣＥ）
が有効となっているため、その間はメモリ２は選択され
ており動作状態となっている。したがってメモリ２は、
その間は動作時の消費電力を消費している。（この動作
時の消費電力とスタンバイ時の消費電力の比は１００倍
程度になることもある。）実際には読み出しデータが準
備できた時点よりＣＰＵ１の読み出しサイクルが終結す
るまでの間、むだな動作時消費電力を消費してしまって
おり、コスト高になるという問題点があった。
メモリアクセス方式においては、ＣＰＵ１の読み出しの
１サイクルの全域にわたりメモリ２の選択信号（ＣＥ）
が有効となっているため、その間はメモリ２は選択され
ており動作状態となっている。したがってメモリ２は、
その間は動作時の消費電力を消費している。（この動作
時の消費電力とスタンバイ時の消費電力の比は１００倍
程度になることもある。）実際には読み出しデータが準
備できた時点よりＣＰＵ１の読み出しサイクルが終結す
るまでの間、むだな動作時消費電力を消費してしまって
おり、コスト高になるという問題点があった。
【０００８】したがって本発明の目的は、メモリの消費
電力を低減するメモリアクセス方式を提供することにあ
る。
電力を低減するメモリアクセス方式を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記問題点は図１に示す
装置の構成によって解決される。即ち図１において、Ｃ
ＰＵ１００ と複数のメモリとを有し、ＣＰＵ１００
からの選択信号により所定のメモリ２００ を選択し、
読み出し制御信号によりメモリ２００ に記憶したデー
タを読み出す装置のメモリアクセス方式において、３０
０は、ＣＰＵ１００ からの選択信号を入力して選択信
号の時間幅より短い時間幅の第２の選択信号を出力する
選択信号発生部である。 そして、第２の選択信号により所定のメモリ２００ を
選択するようにする。
装置の構成によって解決される。即ち図１において、Ｃ
ＰＵ１００ と複数のメモリとを有し、ＣＰＵ１００
からの選択信号により所定のメモリ２００ を選択し、
読み出し制御信号によりメモリ２００ に記憶したデー
タを読み出す装置のメモリアクセス方式において、３０
０は、ＣＰＵ１００ からの選択信号を入力して選択信
号の時間幅より短い時間幅の第２の選択信号を出力する
選択信号発生部である。 そして、第２の選択信号により所定のメモリ２００ を
選択するようにする。
【００１０】又、４００は、メモリ２００ から読み出
したデータを入力して保持し、第２の選択信号により出
力するデータ保持部である。
したデータを入力して保持し、第２の選択信号により出
力するデータ保持部である。
【００１１】
【作用】図１において、新たに設けた選択信号発生部３
００ にＣＰＵ１００ から選択信号を入力して、上記
選択信号の時間幅より短い時間幅の第２の選択信号を出
力して複数のメモリ（図示しない）から所定のメモリ２
００ を選択する。
００ にＣＰＵ１００ から選択信号を入力して、上記
選択信号の時間幅より短い時間幅の第２の選択信号を出
力して複数のメモリ（図示しない）から所定のメモリ２
００ を選択する。
【００１２】そして、読み出し制御信号によりメモリ２
００ から読み出したデータを、新たに設けたデータ保
持部４００ に入力して保持し、第２の選択信号により
出力する。この第２の選択信号の時間幅は、メモリ２０
０ のアクセスタイムを考慮してメモリ２００ の読み
出しデータが確定した後にインアクティブとなるように
設定される。
００ から読み出したデータを、新たに設けたデータ保
持部４００ に入力して保持し、第２の選択信号により
出力する。この第２の選択信号の時間幅は、メモリ２０
０ のアクセスタイムを考慮してメモリ２００ の読み
出しデータが確定した後にインアクティブとなるように
設定される。
【００１３】この結果、新たに設けた選択信号発生部３
００ から従来の選択信号より短い時間幅の第２の選択
信号をメモリに加えることにより、メモリの消費電力を
低減することが可能となる。
００ から従来の選択信号より短い時間幅の第２の選択
信号をメモリに加えることにより、メモリの消費電力を
低減することが可能となる。
【００１４】
【実施例】図２は本発明の実施例の装置の構成を示すブ
ロック図である。図３は実施例の動作を説明するための
タイムチャートである。
ロック図である。図３は実施例の動作を説明するための
タイムチャートである。
【００１５】全図を通じて同一符号は同一対象物を示す
。図２において、複数のメモリ（図示しない）から読み
出しを希望するデータを記憶したメモリ２を選択するた
めのチップセレクト信号（ＣＳ、負論理のため”Ｌ”
レベル）を、ＣＰＵ１から新たに設けたパルス発生回路
（以下ＰＧと称する）３に加える（図３の■参照）。Ｐ
Ｇ３では、チップセレクト信号（ＣＳ）を入力して、Ｃ
Ｓより短い時間のパルスのチップセレクト信号（ＣＳ２
、負論理のため”Ｌ” レベル）を出力し、メモリ２の
ＣＥ端子に加える（図３の■参照）。上記ＣＳ２により
メモリ２が選択される。
。図２において、複数のメモリ（図示しない）から読み
出しを希望するデータを記憶したメモリ２を選択するた
めのチップセレクト信号（ＣＳ、負論理のため”Ｌ”
レベル）を、ＣＰＵ１から新たに設けたパルス発生回路
（以下ＰＧと称する）３に加える（図３の■参照）。Ｐ
Ｇ３では、チップセレクト信号（ＣＳ）を入力して、Ｃ
Ｓより短い時間のパルスのチップセレクト信号（ＣＳ２
、負論理のため”Ｌ” レベル）を出力し、メモリ２の
ＣＥ端子に加える（図３の■参照）。上記ＣＳ２により
メモリ２が選択される。
【００１６】次に、ＣＰＵ１から選択されたメモリ２に
対してアドレス信号（ＡＤＲ）、読み出し制御信号（Ｒ
Ｄ、負論理のため”Ｌ” レベル）を出力し、それぞれ
メモリ２のＡ、ＯＥ端子に入力する（図３の■、■参照
）。 そして、メモリ２に記憶したデータの読み出しを開始し
、ＣＳ２の入力時点よりアクセスタイム（ｔａｃｃ ）
経過後、メモリ２の読み出しデータが確定する（図３の
■参照）。
対してアドレス信号（ＡＤＲ）、読み出し制御信号（Ｒ
Ｄ、負論理のため”Ｌ” レベル）を出力し、それぞれ
メモリ２のＡ、ＯＥ端子に入力する（図３の■、■参照
）。 そして、メモリ２に記憶したデータの読み出しを開始し
、ＣＳ２の入力時点よりアクセスタイム（ｔａｃｃ ）
経過後、メモリ２の読み出しデータが確定する（図３の
■参照）。
【００１７】ＣＳ２のパルス幅は、メモリ２のアクセス
タイム（ｔａｃｃ ）を考慮して、メモリ２の読み出し
データが確定した後にインアクティブ（”Ｈ” レベル
）となるように設定される（（図３の■参照）。
タイム（ｔａｃｃ ）を考慮して、メモリ２の読み出し
データが確定した後にインアクティブ（”Ｈ” レベル
）となるように設定される（（図３の■参照）。
【００１８】メモリ２から読み出したデータは、フリッ
プフロップ（以下ＦＦと称する）４のＤ端子に入力して
保持され、クロック端子（Ｃ）に加えたＣＳ２の立ち上
がりのタイミングでＦＦ４から出力され、バッファ回路
（以下ＢＵＦと称する）５に加えられる（図３の■参照
）。ＢＵＦ５はＣＰＵ１の読み出し制御信号（ＲＤ）に
より制御され、ＣＰＵ１からの読み出し制御信号（ＲＤ
）の出力時のみ２値駆動となってＦＦ４からの入力デー
タを出力し、それ以外の時は高インピーダンス状態であ
る（図３の■参照）。そして、ＢＵＦ５から出力したデ
ータをＣＰＵ１のＤ端子に加える。
プフロップ（以下ＦＦと称する）４のＤ端子に入力して
保持され、クロック端子（Ｃ）に加えたＣＳ２の立ち上
がりのタイミングでＦＦ４から出力され、バッファ回路
（以下ＢＵＦと称する）５に加えられる（図３の■参照
）。ＢＵＦ５はＣＰＵ１の読み出し制御信号（ＲＤ）に
より制御され、ＣＰＵ１からの読み出し制御信号（ＲＤ
）の出力時のみ２値駆動となってＦＦ４からの入力デー
タを出力し、それ以外の時は高インピーダンス状態であ
る（図３の■参照）。そして、ＢＵＦ５から出力したデ
ータをＣＰＵ１のＤ端子に加える。
【００１９】この結果、図３の■に示すようにＣＳに比
べ短い時間のパルスのＣＳ２によりメモリ２を選択して
いるため、動作時消費電力が少なくなり平均消費電力が
低減される。
べ短い時間のパルスのＣＳ２によりメモリ２を選択して
いるため、動作時消費電力が少なくなり平均消費電力が
低減される。
【００２０】
【発明の効果】以上説明したように本発明によれば、新
たに設けたパルス発生回路によりチップセレクト信号（
ＣＳ）より短いパルス幅のチップセレクト信号（ＣＳ２
）をメモリに加えることにより、メモリの消費電力を低
減することが可能となる。
たに設けたパルス発生回路によりチップセレクト信号（
ＣＳ）より短いパルス幅のチップセレクト信号（ＣＳ２
）をメモリに加えることにより、メモリの消費電力を低
減することが可能となる。
【図１】は本発明の原理図、
【図２】は本発明の実施例の装置の構成を示すブロック
図、
図、
【図３】は実施例の動作を説明するためのタイムチャー
ト、
ト、
【図４】は従来例の装置の構成を示すブロック図、
【図
５】は従来例の動作を説明するためのタイムチャートで
ある。
５】は従来例の動作を説明するためのタイムチャートで
ある。
３００ は選択信号発生部、４００ はデータ保持部を
示す。
示す。
Claims (1)
- 【請求項１】 ＣＰＵ（１００） と複数のメモリと
を有し、該ＣＰＵ（１００） からの選択信号により所
定のメモリ（２００） を選択し、読み出し制御信号に
より該メモリ（２００） に記憶したデータを読み出す
装置のメモリアクセス方式において、該ＣＰＵ（１００
） からの選択信号を入力して該選択信号の時間幅より
短い時間幅の第２の選択信号を出力する選択信号発生部
（３００） を設け、該第２の選択信号により所定のメ
モリ（２００） を選択するようにし、該メモリ（２０
０） から読み出したデータを入力して保持し、該第２
の選択信号により出力するデータ保持部（４００） を
設けたことを特徴とするメモリアクセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022567A JPH04263341A (ja) | 1991-02-18 | 1991-02-18 | メモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3022567A JPH04263341A (ja) | 1991-02-18 | 1991-02-18 | メモリアクセス方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263341A true JPH04263341A (ja) | 1992-09-18 |
Family
ID=12086453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3022567A Withdrawn JPH04263341A (ja) | 1991-02-18 | 1991-02-18 | メモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263341A (ja) |
-
1991
- 1991-02-18 JP JP3022567A patent/JPH04263341A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980514 |