JPH06251585A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH06251585A JPH06251585A JP4102293A JP4102293A JPH06251585A JP H06251585 A JPH06251585 A JP H06251585A JP 4102293 A JP4102293 A JP 4102293A JP 4102293 A JP4102293 A JP 4102293A JP H06251585 A JPH06251585 A JP H06251585A
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Abstract
(57)【要約】
【目的】 動作速度の向上、消費電力の低減を行い得る
半導体記憶装置を提供する。 【構成】 アドレス信号の変化を検出することでＡＴＤ
信号を生成するアドレス遷移検出信号生成手段５−１等
と、上記アドレス遷移検出信号生成手段の出力側に接続
され複数のアドレス信号の変化の内、最初の変化から最
後の変化までの期間を示すＳＡＴ信号を生成するＳＡＴ
信号生成手段６とを有し、活性化信号にて動作する半導
体記憶装置において、上記アドレス遷移検出信号生成手
段の出力側に接続され、上記ＡＴＤ信号の終了を検出し
ＡＴＥ信号を生成するアドレス遷移終了検出手段２０を
備えたことを特徴とする。
半導体記憶装置を提供する。 【構成】 アドレス信号の変化を検出することでＡＴＤ
信号を生成するアドレス遷移検出信号生成手段５−１等
と、上記アドレス遷移検出信号生成手段の出力側に接続
され複数のアドレス信号の変化の内、最初の変化から最
後の変化までの期間を示すＳＡＴ信号を生成するＳＡＴ
信号生成手段６とを有し、活性化信号にて動作する半導
体記憶装置において、上記アドレス遷移検出信号生成手
段の出力側に接続され、上記ＡＴＤ信号の終了を検出し
ＡＴＥ信号を生成するアドレス遷移終了検出手段２０を
備えたことを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、アドレス遷移検出回路
を有する半導体記憶装置に関する。
を有する半導体記憶装置に関する。
【０００２】
【従来の技術】アドレスの変化を検出することでＡＴＤ
信号を生成するアドレス遷移検出信号生成回路（以下、
ＡＴＤ信号生成回路と記す）を有する従来の内部同期式
半導体メモリは図９に示すような構成となっている。即
ち、アドレスを構成する各ビットデータＡ０ないしＡｎ
は各入力端子を介してアドレスバッファ１に格納された
後、Ｘデコーダ２、Ｙデコーダ３に供給されてデコード
されＸデコーダ２からメモリセル４に供給される。又、
アドレスの各ビットデータがそれぞれ供給され、制御回
路１２により動作制御されるＡＴＤ信号生成回路５−１
ないし５−ｎは、例えば、上記ＡＴＤ信号生成回路５−
１等のすべての出力信号が供給されるＮＯＲ回路から構
成される、ＡＴＤ信号を一つにまとめたＳＡＴ信号を生
成するＳＡＴ信号生成回路６に接続され、ＳＡＴ信号生
成回路６は同期信号生成回路７に接続される。同期信号
生成回路７はＤＥＮ信号及びプリチャージ（ＰＲＣ）信
号の内部同期信号を生成し、上記ＤＥＮ信号をＸ，Ｙデ
コーダ２，３へ送出し、ＰＲＣ信号をメモリセル４のプ
リチャージ動作を行うプリチャージ回路８へ送出する。
メモリセル４の出力側はＹデコーダ３から供給されるデ
コード信号により出力データをデコードするＹゲート９
を介して、制御回路１２に動作制御されるセンスアンプ
１０へ接続される。
信号を生成するアドレス遷移検出信号生成回路（以下、
ＡＴＤ信号生成回路と記す）を有する従来の内部同期式
半導体メモリは図９に示すような構成となっている。即
ち、アドレスを構成する各ビットデータＡ０ないしＡｎ
は各入力端子を介してアドレスバッファ１に格納された
後、Ｘデコーダ２、Ｙデコーダ３に供給されてデコード
されＸデコーダ２からメモリセル４に供給される。又、
アドレスの各ビットデータがそれぞれ供給され、制御回
路１２により動作制御されるＡＴＤ信号生成回路５−１
ないし５−ｎは、例えば、上記ＡＴＤ信号生成回路５−
１等のすべての出力信号が供給されるＮＯＲ回路から構
成される、ＡＴＤ信号を一つにまとめたＳＡＴ信号を生
成するＳＡＴ信号生成回路６に接続され、ＳＡＴ信号生
成回路６は同期信号生成回路７に接続される。同期信号
生成回路７はＤＥＮ信号及びプリチャージ（ＰＲＣ）信
号の内部同期信号を生成し、上記ＤＥＮ信号をＸ，Ｙデ
コーダ２，３へ送出し、ＰＲＣ信号をメモリセル４のプ
リチャージ動作を行うプリチャージ回路８へ送出する。
メモリセル４の出力側はＹデコーダ３から供給されるデ
コード信号により出力データをデコードするＹゲート９
を介して、制御回路１２に動作制御されるセンスアンプ
１０へ接続される。
【０００３】
【発明が解決しようとする課題】このような構成による
従来の内部同期式半導体メモリは以下のような問題点が
ある。例えば特公昭６０−５７１５６号公報に開示され
る半導体メモリでは、動作上、プリチャージ終了後メモ
リセルへのアクセスが行われることからＡＴＤ信号のパ
ルス幅は少なくともプリチャージが完了するまでの期間
が必要である。よってアドレスの変化の終了後に生成さ
れる内部同期信号は送出されるのが遅延するという問題
点がある。又、このプリチャージ期間はアドレス変化が
１ビットの場合でも複数ビットの場合でもほぼ同じ期間
である。アドレス変化が複数のビットにわたる場合、最
後のアドレス変化を検出後から所定期間のプリチャージ
動作を実行するが、最初のアドレス変化が検出された時
点からプリチャージ動作の準備に入るため、最初のアド
レス変化から最後のアドレス変化までの期間は無駄な期
間となってしまう。
従来の内部同期式半導体メモリは以下のような問題点が
ある。例えば特公昭６０−５７１５６号公報に開示され
る半導体メモリでは、動作上、プリチャージ終了後メモ
リセルへのアクセスが行われることからＡＴＤ信号のパ
ルス幅は少なくともプリチャージが完了するまでの期間
が必要である。よってアドレスの変化の終了後に生成さ
れる内部同期信号は送出されるのが遅延するという問題
点がある。又、このプリチャージ期間はアドレス変化が
１ビットの場合でも複数ビットの場合でもほぼ同じ期間
である。アドレス変化が複数のビットにわたる場合、最
後のアドレス変化を検出後から所定期間のプリチャージ
動作を実行するが、最初のアドレス変化が検出された時
点からプリチャージ動作の準備に入るため、最初のアド
レス変化から最後のアドレス変化までの期間は無駄な期
間となってしまう。
【０００４】このような時間の無駄を無くそうとした発
明として、例えば特公昭５８−５６１９４号公報に開示
されるものがある。この従来技術では、プリチャージ期
間を別途生成し、生成した信号をＳＡＴ回路へ供給する
ことでＳＡＴ信号を強制的に復帰させ内部同期信号を発
生させている。しかしこの従来の発明では、メモリへア
クセスするためのデコード信号が確定しない内にメモリ
へのアクセスが行われ、その結果ダイナミックなメモリ
では読み出したデータに誤りが発生するという問題点が
ある。
明として、例えば特公昭５８−５６１９４号公報に開示
されるものがある。この従来技術では、プリチャージ期
間を別途生成し、生成した信号をＳＡＴ回路へ供給する
ことでＳＡＴ信号を強制的に復帰させ内部同期信号を発
生させている。しかしこの従来の発明では、メモリへア
クセスするためのデコード信号が確定しない内にメモリ
へのアクセスが行われ、その結果ダイナミックなメモリ
では読み出したデータに誤りが発生するという問題点が
ある。
【０００５】さらに、ＳＡＴ信号生成回路６にはアドレ
スと同数の入力がありＳＡＴ信号生成回路６自身の容量
が起因しＳＡＴ信号の復帰にも時間を要しＳＡＴ信号発
生の遅延を来す。ＳＡＴ信号生成回路は、例えば図１１
に示す回路にて構成できるが、ＳＡＴ信号のリセットを
速く行えるようにするためにはトランジスタ１０３のサ
イズを大きくする必要がある。しかしトランジスタ１０
３のサイズを大きくすることは消費電力の増加をもたら
す。そこで、図１２に示すような回路構成とし、トラン
ジスタ１２１のサイズを小さくしトランジスタ１２２の
サイズを大きくしトランジスタ１２２の入力にＳＡＴ信
号のリセット信号を供給すればＳＡＴ信号の立上がりの
速度を向上することができる。通常、上記ＳＡＴ信号の
リセット信号は、プリチャージの終了信号であったり、
内部同期信号からの信号であったりするが、このリセッ
ト信号が供給されるまでＡＴＤ信号は無視される。
スと同数の入力がありＳＡＴ信号生成回路６自身の容量
が起因しＳＡＴ信号の復帰にも時間を要しＳＡＴ信号発
生の遅延を来す。ＳＡＴ信号生成回路は、例えば図１１
に示す回路にて構成できるが、ＳＡＴ信号のリセットを
速く行えるようにするためにはトランジスタ１０３のサ
イズを大きくする必要がある。しかしトランジスタ１０
３のサイズを大きくすることは消費電力の増加をもたら
す。そこで、図１２に示すような回路構成とし、トラン
ジスタ１２１のサイズを小さくしトランジスタ１２２の
サイズを大きくしトランジスタ１２２の入力にＳＡＴ信
号のリセット信号を供給すればＳＡＴ信号の立上がりの
速度を向上することができる。通常、上記ＳＡＴ信号の
リセット信号は、プリチャージの終了信号であったり、
内部同期信号からの信号であったりするが、このリセッ
ト信号が供給されるまでＡＴＤ信号は無視される。
【０００６】ＡＴＤ信号をトリガのみに使用しＳＡＴ信
号を生成しＳＡＴ信号の復帰をプリチャージの終了信号
等で速度向上した場合においても、プリチャージ終了に
要する時間とアドレスデコードに要する時間との関係に
より、アドレスが不確定の状態でデコーダを活性化して
しまう可能性がある。このことはスタティックなデコー
ダの場合には遅延の増加となり、ダイナミックなデコー
ダの場合には誤動作の危険性がある。本発明は上述した
ような問題点を解決するためになされたもので、動作速
度の向上、消費電力の低減を行い得る半導体記憶装置を
提供することを目的とする。
号を生成しＳＡＴ信号の復帰をプリチャージの終了信号
等で速度向上した場合においても、プリチャージ終了に
要する時間とアドレスデコードに要する時間との関係に
より、アドレスが不確定の状態でデコーダを活性化して
しまう可能性がある。このことはスタティックなデコー
ダの場合には遅延の増加となり、ダイナミックなデコー
ダの場合には誤動作の危険性がある。本発明は上述した
ような問題点を解決するためになされたもので、動作速
度の向上、消費電力の低減を行い得る半導体記憶装置を
提供することを目的とする。
【０００７】
【課題を解決するための手段とその作用】本発明は、供
給されるアドレス信号におけるビットデータの変化を検
出することに基づき活性化信号を生成し、情報読出時に
は予めプリチャージされる情報記憶手段に対し上記活性
化信号に基づき上記アドレス信号をデコードし生成され
るアクセス信号により情報記憶手段から記憶情報をプリ
チャージ後に読み出す半導体記憶装置において、供給さ
れるアドレス信号におけるビットデータの変化を検出す
ることでＡＴＤ信号を生成するアドレス遷移検出信号生
成手段と、上記アドレス遷移検出信号生成手段の出力側
に接続され上記ビットデータの変化期間を示し上記プリ
チャージを開始させるＳＡＴ信号を生成するＳＡＴ信号
生成手段と、上記ＳＡＴ信号生成手段の出力側に接続さ
れ上記アドレス信号によりアクセスされる情報記憶手段
のプリチャージ動作を行わせるプリチャージ信号を生成
するプリチャージ信号生成手段と、上記プリチャージ信
号生成手段の入力側に接続され上記プリチャージ動作の
終了を知らせる疑似終了信号を生成するプリチャージ終
了手段と、上記アドレス遷移検出信号生成手段の出力側
に接続され、上記ＡＴＤ信号の終了を検出し上記活性化
信号の生成のためのＡＴＥ信号を生成するアドレス遷移
終了検出手段と、を備えたことを特徴とする。
給されるアドレス信号におけるビットデータの変化を検
出することに基づき活性化信号を生成し、情報読出時に
は予めプリチャージされる情報記憶手段に対し上記活性
化信号に基づき上記アドレス信号をデコードし生成され
るアクセス信号により情報記憶手段から記憶情報をプリ
チャージ後に読み出す半導体記憶装置において、供給さ
れるアドレス信号におけるビットデータの変化を検出す
ることでＡＴＤ信号を生成するアドレス遷移検出信号生
成手段と、上記アドレス遷移検出信号生成手段の出力側
に接続され上記ビットデータの変化期間を示し上記プリ
チャージを開始させるＳＡＴ信号を生成するＳＡＴ信号
生成手段と、上記ＳＡＴ信号生成手段の出力側に接続さ
れ上記アドレス信号によりアクセスされる情報記憶手段
のプリチャージ動作を行わせるプリチャージ信号を生成
するプリチャージ信号生成手段と、上記プリチャージ信
号生成手段の入力側に接続され上記プリチャージ動作の
終了を知らせる疑似終了信号を生成するプリチャージ終
了手段と、上記アドレス遷移検出信号生成手段の出力側
に接続され、上記ＡＴＤ信号の終了を検出し上記活性化
信号の生成のためのＡＴＥ信号を生成するアドレス遷移
終了検出手段と、を備えたことを特徴とする。
【０００８】又、上記ＳＡＴ信号生成手段及び上記アド
レス終了検出手段の出力側に接続され、上記アドレス信
号が供給され上記情報記憶手段へのアクセス信号生成を
行う内部回路を上記ＡＴＥ信号に基づき活性化する上記
活性化信号を生成する活性化信号生成手段を備えること
もできる。
レス終了検出手段の出力側に接続され、上記アドレス信
号が供給され上記情報記憶手段へのアクセス信号生成を
行う内部回路を上記ＡＴＥ信号に基づき活性化する上記
活性化信号を生成する活性化信号生成手段を備えること
もできる。
【０００９】このように構成することで、アドレス遷移
終了検出手段はＡＴＤ信号の終了を検出しＡＴＥ信号を
生成し、活性化信号生成手段は上記ＡＴＥ信号の供給に
て内部回路を活性化する活性化信号を生成することよ
り、ＳＡＴ信号生成手段はＡＴＤ信号の供給開始のみを
判断すればよい。このようにアドレス遷移終了検出手段
はＳＡＴ信号生成手段の負荷を軽減するように作用す
る。さらに活性化信号生成手段は、上記活性化信号によ
り上記内部回路におけるデコード動作を確実にするよう
に作用する。
終了検出手段はＡＴＤ信号の終了を検出しＡＴＥ信号を
生成し、活性化信号生成手段は上記ＡＴＥ信号の供給に
て内部回路を活性化する活性化信号を生成することよ
り、ＳＡＴ信号生成手段はＡＴＤ信号の供給開始のみを
判断すればよい。このようにアドレス遷移終了検出手段
はＳＡＴ信号生成手段の負荷を軽減するように作用す
る。さらに活性化信号生成手段は、上記活性化信号によ
り上記内部回路におけるデコード動作を確実にするよう
に作用する。
【００１０】又、供給されるアドレス信号におけるビッ
トデータの変化を検出することに基づき活性化信号を生
成し、情報読出時には予めプリチャージされる情報記憶
手段に対し上記活性化信号に基づき上記アドレス信号を
デコードし生成されるアクセス信号により情報記憶手段
から記憶情報を読み出す半導体記憶装置において、供給
されるアドレス信号におけるビットデータの変化を検出
することでＡＴＤ信号を生成するアドレス遷移検出信号
生成手段と、上記アドレス遷移検出信号生成手段の出力
側に接続され、上記ＡＴＤ信号の終了を検出しＡＴＥ信
号を生成するアドレス遷移終了検出手段と、上記アドレ
ス遷移検出信号生成手段の出力側に接続されるとともに
上記アドレス遷移終了検出手段の出力側が接続され、上
記ＡＴＤ信号の供給によりセットされ上記ＡＴＥ信号の
供給によりリセットされる、上記活性化信号の生成のた
めのＳＡＴ信号を生成するＳＡＴ信号生成手段と、上記
ＳＡＴ信号生成手段の出力側に接続され上記アドレス信
号によりアクセスされる情報記憶手段のプリチャージ動
作を行わせるプリチャージ信号を生成するプリチャージ
信号生成手段と、を備えたことを特徴とする。
トデータの変化を検出することに基づき活性化信号を生
成し、情報読出時には予めプリチャージされる情報記憶
手段に対し上記活性化信号に基づき上記アドレス信号を
デコードし生成されるアクセス信号により情報記憶手段
から記憶情報を読み出す半導体記憶装置において、供給
されるアドレス信号におけるビットデータの変化を検出
することでＡＴＤ信号を生成するアドレス遷移検出信号
生成手段と、上記アドレス遷移検出信号生成手段の出力
側に接続され、上記ＡＴＤ信号の終了を検出しＡＴＥ信
号を生成するアドレス遷移終了検出手段と、上記アドレ
ス遷移検出信号生成手段の出力側に接続されるとともに
上記アドレス遷移終了検出手段の出力側が接続され、上
記ＡＴＤ信号の供給によりセットされ上記ＡＴＥ信号の
供給によりリセットされる、上記活性化信号の生成のた
めのＳＡＴ信号を生成するＳＡＴ信号生成手段と、上記
ＳＡＴ信号生成手段の出力側に接続され上記アドレス信
号によりアクセスされる情報記憶手段のプリチャージ動
作を行わせるプリチャージ信号を生成するプリチャージ
信号生成手段と、を備えたことを特徴とする。
【００１１】さらに、上記ＳＡＴ信号生成手段の出力側
に接続され、供給される上記ＳＡＴ信号に基づいて、上
記アドレス信号によりアクセスされる情報記憶手段のプ
リチャージ動作を行わせるプリチャージ信号、及び上記
アドレス信号が供給され上記情報記憶手段へのアクセス
信号生成を行う内部回路を活性化する上記活性化信号を
生成する同期信号生成手段と、上記同期信号生成手段の
入力側に接続され上記プリチャージ動作の終了を知らせ
るプリチャージ終了手段と、を備えることもできる。
に接続され、供給される上記ＳＡＴ信号に基づいて、上
記アドレス信号によりアクセスされる情報記憶手段のプ
リチャージ動作を行わせるプリチャージ信号、及び上記
アドレス信号が供給され上記情報記憶手段へのアクセス
信号生成を行う内部回路を活性化する上記活性化信号を
生成する同期信号生成手段と、上記同期信号生成手段の
入力側に接続され上記プリチャージ動作の終了を知らせ
るプリチャージ終了手段と、を備えることもできる。
【００１２】このように構成することで、ＳＡＴ信号生
成手段から送出されるＳＡＴ信号はＡＴＥ信号によりリ
セットされることから、アドレス遷移終了検出手段はＳ
ＡＴ信号の復帰速度を向上させＡＴＤ信号不感時間を短
縮するように作用する。
成手段から送出されるＳＡＴ信号はＡＴＥ信号によりリ
セットされることから、アドレス遷移終了検出手段はＳ
ＡＴ信号の復帰速度を向上させＡＴＤ信号不感時間を短
縮するように作用する。
【００１３】又、上記同期信号生成手段の出力側は上記
ＳＡＴ信号生成手段にも接続され、上記ＳＡＴ信号生成
手段には上記プリチャージ信号及び上記ＡＴＥ信号が供
給され、上記ＳＡＴ信号生成手段は上記プリチャージ信
号の供給後上記ＡＴＥ信号の供給に基づき上記ＳＡＴ信
号をリセットするようにしてもよい。
ＳＡＴ信号生成手段にも接続され、上記ＳＡＴ信号生成
手段には上記プリチャージ信号及び上記ＡＴＥ信号が供
給され、上記ＳＡＴ信号生成手段は上記プリチャージ信
号の供給後上記ＡＴＥ信号の供給に基づき上記ＳＡＴ信
号をリセットするようにしてもよい。
【００１４】このように構成することで、ＳＡＴ信号生
成手段は、内部回路に接続される記憶手段を構成するワ
ードラインの立ち上がり期間とプリチャージ期間との重
複をなくすように作用し、上記記憶手段からの情報の読
み出し速度の向上及び消費電力を低減するように作用す
る。
成手段は、内部回路に接続される記憶手段を構成するワ
ードラインの立ち上がり期間とプリチャージ期間との重
複をなくすように作用し、上記記憶手段からの情報の読
み出し速度の向上及び消費電力を低減するように作用す
る。
【００１５】
【実施例】本発明の半導体記憶装置の一実施例について
図を参照し以下に説明する。尚、各実施例において、Ｐ
ＲＣ信号及びＤＥＮ信号を合わせて同期信号と称する。 第１の実施例；図１において、図９に示す構成部分と同
じ構成部分については同じ符号を付してその説明を省略
し、本実施例に関する部分のみについて以下に説明す
る。ＡＴＤ信号生成回路５−１等の出力側は、ＳＡＴ信
号生成回路６に接続されるとともに、アドレス遷移終了
検出手段であるＡＴＥ信号生成回路２０にも接続され
る。ＡＴＥ信号生成回路２０は、ＡＴＤ信号生成回路５
−１等が送出するＡＴＤ信号の終了を検出することでＡ
ＴＥ信号を生成する回路である。このようなＡＴＥ信号
生成回路２０の出力側は、Ｘデコーダ２及びＹデコーダ
３を活性化するための活性化信号であるＤＥＮ信号を生
成するＤＥＮ信号生成回路２１に接続される。
図を参照し以下に説明する。尚、各実施例において、Ｐ
ＲＣ信号及びＤＥＮ信号を合わせて同期信号と称する。 第１の実施例；図１において、図９に示す構成部分と同
じ構成部分については同じ符号を付してその説明を省略
し、本実施例に関する部分のみについて以下に説明す
る。ＡＴＤ信号生成回路５−１等の出力側は、ＳＡＴ信
号生成回路６に接続されるとともに、アドレス遷移終了
検出手段であるＡＴＥ信号生成回路２０にも接続され
る。ＡＴＥ信号生成回路２０は、ＡＴＤ信号生成回路５
−１等が送出するＡＴＤ信号の終了を検出することでＡ
ＴＥ信号を生成する回路である。このようなＡＴＥ信号
生成回路２０の出力側は、Ｘデコーダ２及びＹデコーダ
３を活性化するための活性化信号であるＤＥＮ信号を生
成するＤＥＮ信号生成回路２１に接続される。
【００１６】又、ＳＡＴ信号生成回路６の出力側は、プ
リチャージ信号を生成するＰＲＣ信号生成回路２２に接
続されるとともに上記ＤＥＮ信号生成回路２１にも接続
される。さらに、ＰＲＣ信号生成回路２２には、従来技
術に示されるように、例えば遅延回路やダミーのアドレ
スバッファやデコーダ等にて構成されプリチャージ期間
の終了を示す疑似終了信号を発生するプリチャージ終了
回路１１が接続される。尚、プリチャージ終了回路１１
はプリチャージが始まりプリチャージが十分であること
を検知するため、プリチャージ終了回路１１におけるプ
リチャージの開始は正規のプリチャージ信号を同じ信号
にて指示する。プリチャージ終了回路１１を設けておく
ことで、同期信号生成回路２２はプリチャージの実行に
必要最小限の時間が経過した時点でＰＲＣ信号を立ち下
げる。その他の構成は図９に示す装置と変わるところは
ない。
リチャージ信号を生成するＰＲＣ信号生成回路２２に接
続されるとともに上記ＤＥＮ信号生成回路２１にも接続
される。さらに、ＰＲＣ信号生成回路２２には、従来技
術に示されるように、例えば遅延回路やダミーのアドレ
スバッファやデコーダ等にて構成されプリチャージ期間
の終了を示す疑似終了信号を発生するプリチャージ終了
回路１１が接続される。尚、プリチャージ終了回路１１
はプリチャージが始まりプリチャージが十分であること
を検知するため、プリチャージ終了回路１１におけるプ
リチャージの開始は正規のプリチャージ信号を同じ信号
にて指示する。プリチャージ終了回路１１を設けておく
ことで、同期信号生成回路２２はプリチャージの実行に
必要最小限の時間が経過した時点でＰＲＣ信号を立ち下
げる。その他の構成は図９に示す装置と変わるところは
ない。
【００１７】尚、ＡＴＥ信号生成回路２０の一回路例を
図５及び図６に示す。尚、図５に示す回路において、ノ
ード２０２からＡＴＥ信号が送出される。
図５及び図６に示す。尚、図５に示す回路において、ノ
ード２０２からＡＴＥ信号が送出される。
【００１８】このように構成される半導体記憶装置の第
１の実施例における動作を図２を参照し以下に説明す
る。図２の（ａ），（ｂ），（ｄ）に示すように供給さ
れる最初のアドレス信号によりＡＴＤ信号生成回路５−
１等によりＡＴＤ信号が立ち上がり、ＡＴＤ信号の立ち
上がりによりＳＡＴ信号が立ち下がる。ＳＡＴ信号の立
ち下がりにより、図２の（ｅ），（ｇ）に示すようにＰ
ＲＣ信号が立ち上がり、ＤＥＮ信号が立ち下がる。尚、
上述したようにプリチャージ終了回路２５の作用により
同期信号生成回路１１はプリチャージの実行に必要最小
限の時間が経過した時点でＰＲＣ信号を立ち下げる。
１の実施例における動作を図２を参照し以下に説明す
る。図２の（ａ），（ｂ），（ｄ）に示すように供給さ
れる最初のアドレス信号によりＡＴＤ信号生成回路５−
１等によりＡＴＤ信号が立ち上がり、ＡＴＤ信号の立ち
上がりによりＳＡＴ信号が立ち下がる。ＳＡＴ信号の立
ち下がりにより、図２の（ｅ），（ｇ）に示すようにＰ
ＲＣ信号が立ち上がり、ＤＥＮ信号が立ち下がる。尚、
上述したようにプリチャージ終了回路２５の作用により
同期信号生成回路１１はプリチャージの実行に必要最小
限の時間が経過した時点でＰＲＣ信号を立ち下げる。
【００１９】又、例えば遅延回路や従来技術に示される
ようなダミーのアドレスバッファやデコーダを設けてお
くことで、ＡＴＤ信号のパルス幅をＸ，Ｙデコーダ２，
３の入力確定に必要最小限の時間に設定するようにす
る。そしてＡＴＤ信号の最後の変化に応じて図２の
（ｃ），（ｆ）に示すようにＡＴＥ信号生成回路２０か
らＡＴＥ信号がＤＥＮ信号生成回路２１へ送出される。
よってＤＥＮ信号生成回路２１は、図２の（ｇ）に示す
ように、ＡＴＥ信号の供給に応じてＤＥＮ信号を立ち上
げる。ＤＥＮ信号が立ち上がることでＸ，Ｙデコーダ
２，３は活性化されメモリセル４からの情報の読み出し
動作が開始される。
ようなダミーのアドレスバッファやデコーダを設けてお
くことで、ＡＴＤ信号のパルス幅をＸ，Ｙデコーダ２，
３の入力確定に必要最小限の時間に設定するようにす
る。そしてＡＴＤ信号の最後の変化に応じて図２の
（ｃ），（ｆ）に示すようにＡＴＥ信号生成回路２０か
らＡＴＥ信号がＤＥＮ信号生成回路２１へ送出される。
よってＤＥＮ信号生成回路２１は、図２の（ｇ）に示す
ように、ＡＴＥ信号の供給に応じてＤＥＮ信号を立ち上
げる。ＤＥＮ信号が立ち上がることでＸ，Ｙデコーダ
２，３は活性化されメモリセル４からの情報の読み出し
動作が開始される。
【００２０】このように本実施例によれば、プリチャー
ジ終了回路１１を設けたことから、プリチャージ動作は
完全な実行が可能であり、ＡＴＥ信号が供給されること
でＤＥＮ信号生成回路２１はＤＥＮ信号をＸ，Ｙデコー
ダ２，３へ送出するので、Ｘ，Ｙデコーダ２，３へのア
ドレス信号の入力が確定した後にＸ，Ｙデコーダ２，３
が活性化されるので、確実にデコード動作を行うことが
できる。又、ＡＴＥ信号生成回路２０を設けることで、
ＡＴＤ信号をＤＥＮ信号生成のトリガのみに使用するた
め、ＳＡＴ信号生成回路６の負荷を軽減することがで
き、よって動作速度の向上、それによる消費電力の低減
を図ることができる。尚、上述したように、ＡＴＤ信号
のパルス幅を設定する代わりに、ＡＴＥ信号生成回路２
０内にデコーダ２，３の入力確定に必要最小限の時間を
設定しＡＴＥ信号を発生するようにしてもよい。
ジ終了回路１１を設けたことから、プリチャージ動作は
完全な実行が可能であり、ＡＴＥ信号が供給されること
でＤＥＮ信号生成回路２１はＤＥＮ信号をＸ，Ｙデコー
ダ２，３へ送出するので、Ｘ，Ｙデコーダ２，３へのア
ドレス信号の入力が確定した後にＸ，Ｙデコーダ２，３
が活性化されるので、確実にデコード動作を行うことが
できる。又、ＡＴＥ信号生成回路２０を設けることで、
ＡＴＤ信号をＤＥＮ信号生成のトリガのみに使用するた
め、ＳＡＴ信号生成回路６の負荷を軽減することがで
き、よって動作速度の向上、それによる消費電力の低減
を図ることができる。尚、上述したように、ＡＴＤ信号
のパルス幅を設定する代わりに、ＡＴＥ信号生成回路２
０内にデコーダ２，３の入力確定に必要最小限の時間を
設定しＡＴＥ信号を発生するようにしてもよい。
【００２１】第２の実施例；第２の実施例について図３
を参照し説明する。尚、図９及び図１に示す構成部分と
同じ構成部分については同じ符号を付しその説明を省略
する。第２の実施例では、ＡＴＥ信号生成回路２０の出
力側は、ＳＡＴ信号生成回路２３に接続される。又、Ｐ
ＲＣ信号及びＤＥＮ信号を生成する同期信号生成回路７
には、上述したプリチャージ終了回路１１が接続され
る。その他は図９に示す装置と変わるところはない。
を参照し説明する。尚、図９及び図１に示す構成部分と
同じ構成部分については同じ符号を付しその説明を省略
する。第２の実施例では、ＡＴＥ信号生成回路２０の出
力側は、ＳＡＴ信号生成回路２３に接続される。又、Ｐ
ＲＣ信号及びＤＥＮ信号を生成する同期信号生成回路７
には、上述したプリチャージ終了回路１１が接続され
る。その他は図９に示す装置と変わるところはない。
【００２２】このように構成される第２の実施例におけ
る装置の動作を図４を参照し以下に説明する。第１の実
施例にて動作説明したように、最初のアドレス変化によ
って生成されるＡＴＤ信号がＳＡＴ信号生成回路２３へ
供給されることで図４の（ｄ）に示すようにＳＡＴ信号
はセットされる。上述したようにＡＴＥ信号生成回路２
０からＡＴＥ信号がＳＡＴ信号生成回路２３へ送出され
ることで、図４の（ｆ），（ｄ）に示すようにＳＡＴ信
号はリセットされる。このようにＡＴＥ信号によりＳＡ
Ｔ信号の復帰速度が向上されＡＴＤ信号の不感時間を短
縮することができる。
る装置の動作を図４を参照し以下に説明する。第１の実
施例にて動作説明したように、最初のアドレス変化によ
って生成されるＡＴＤ信号がＳＡＴ信号生成回路２３へ
供給されることで図４の（ｄ）に示すようにＳＡＴ信号
はセットされる。上述したようにＡＴＥ信号生成回路２
０からＡＴＥ信号がＳＡＴ信号生成回路２３へ送出され
ることで、図４の（ｆ），（ｄ）に示すようにＳＡＴ信
号はリセットされる。このようにＡＴＥ信号によりＳＡ
Ｔ信号の復帰速度が向上されＡＴＤ信号の不感時間を短
縮することができる。
【００２３】この点について補足説明すると、従来のよ
うにＳＡＴ回路のリセット信号をプリチャージの終了信
号とすると最初のアドレス変化によりＳＡＴ回路がセッ
トされ、プリチャージが完了しリセットされるまでの間
にアドレスが変化してもＳＡＴ回路の信号に変化はな
く、即ちＳＡＴ回路の不感時間が生じる。このようにプ
リチャージ終了信号により、リセットされる直前にアド
レスが変化しても該変化を無視するため、アドレスのデ
コーダが確定する前に読み出し動作を行うので、誤動作
の可能性が生じる。一方、本実施例では、ＡＴＥ信号生
成回路２０から送出される信号はアドレスデコードを確
実にし、かつプリチャージ信号より速いので上記誤動作
の可能性が減じる。
うにＳＡＴ回路のリセット信号をプリチャージの終了信
号とすると最初のアドレス変化によりＳＡＴ回路がセッ
トされ、プリチャージが完了しリセットされるまでの間
にアドレスが変化してもＳＡＴ回路の信号に変化はな
く、即ちＳＡＴ回路の不感時間が生じる。このようにプ
リチャージ終了信号により、リセットされる直前にアド
レスが変化しても該変化を無視するため、アドレスのデ
コーダが確定する前に読み出し動作を行うので、誤動作
の可能性が生じる。一方、本実施例では、ＡＴＥ信号生
成回路２０から送出される信号はアドレスデコードを確
実にし、かつプリチャージ信号より速いので上記誤動作
の可能性が減じる。
【００２４】第３の実施例；第３の実施例について図７
を参照し説明する。尚、図９及び図３に示す構成部分と
同じ構成部分については同じ符号を付しその説明を省略
する。第３の実施例では、第２の実施例と同様に、ＡＴ
Ｅ信号生成回路２０の出力側はＳＡＴ信号生成回路２４
に接続され、さらにＳＡＴ信号生成回路２４の出力側が
接続される同期信号生成回路７の出力側もＳＡＴ信号生
成回路２４にされ、同期信号生成回路７が送出するＰＲ
Ｃ信号がＳＡＴ信号生成回路２４に供給される。
を参照し説明する。尚、図９及び図３に示す構成部分と
同じ構成部分については同じ符号を付しその説明を省略
する。第３の実施例では、第２の実施例と同様に、ＡＴ
Ｅ信号生成回路２０の出力側はＳＡＴ信号生成回路２４
に接続され、さらにＳＡＴ信号生成回路２４の出力側が
接続される同期信号生成回路７の出力側もＳＡＴ信号生
成回路２４にされ、同期信号生成回路７が送出するＰＲ
Ｃ信号がＳＡＴ信号生成回路２４に供給される。
【００２５】ＳＡＴ信号生成回路２４は、ＡＴＥ信号及
びＰＲＣ信号の両方が許可状態となっている場合のみ同
期信号生成回路７から活性化信号が送出されるようにＳ
ＡＴ信号を生成する。
びＰＲＣ信号の両方が許可状態となっている場合のみ同
期信号生成回路７から活性化信号が送出されるようにＳ
ＡＴ信号を生成する。
【００２６】このように構成される第３の実施例におけ
る装置の動作を図８を参照し以下に説明する。第１の実
施例の動作にて説明したように、最初のアドレス信号に
よりＡＴＤ信号生成回路５−１等によりＡＴＤ信号が立
ち上がりにより、図２の（ｅ）に示すようにＰＲＣ信号
が立ち上がる。又、上述したように、例えば遅延回路や
従来技術に示されるようなダミーのアドレスバッファや
デコーダを設けておくことで、これらの回路の作用によ
り同期信号生成回路２２はプリチャージの実行に必要最
小限の時間が経過した時点でＰＲＣ信号を立ち下げる。
このようなＰＲＣ信号は、ＳＡＴ信号の復帰の許可信号
としてＳＡＴ信号生成回路２４にも供給される。
る装置の動作を図８を参照し以下に説明する。第１の実
施例の動作にて説明したように、最初のアドレス信号に
よりＡＴＤ信号生成回路５−１等によりＡＴＤ信号が立
ち上がりにより、図２の（ｅ）に示すようにＰＲＣ信号
が立ち上がる。又、上述したように、例えば遅延回路や
従来技術に示されるようなダミーのアドレスバッファや
デコーダを設けておくことで、これらの回路の作用によ
り同期信号生成回路２２はプリチャージの実行に必要最
小限の時間が経過した時点でＰＲＣ信号を立ち下げる。
このようなＰＲＣ信号は、ＳＡＴ信号の復帰の許可信号
としてＳＡＴ信号生成回路２４にも供給される。
【００２７】一方、ＡＴＥ信号がＳＡＴ信号生成回路２
４に供給されることから、ＳＡＴ信号生成回路２４は、
所定レベルの上記ＰＲＣ信号及びＡＴＥ信号の両方が供
給されることで、図８の（ｄ）に示すように、ＳＡＴ信
号を立ち上げ復帰させる。ＳＡＴ信号が立ち上がること
で、ＳＡＴ信号が供給される同期信号生成回路７は、図
８の（ｇ）に示すように、Ｘ，Ｙデコーダ２，３を活性
化する活性化信号であるＤＥＮ信号を立ち上げＸ，Ｙデ
コーダ２，３へ送出する。
４に供給されることから、ＳＡＴ信号生成回路２４は、
所定レベルの上記ＰＲＣ信号及びＡＴＥ信号の両方が供
給されることで、図８の（ｄ）に示すように、ＳＡＴ信
号を立ち上げ復帰させる。ＳＡＴ信号が立ち上がること
で、ＳＡＴ信号が供給される同期信号生成回路７は、図
８の（ｇ）に示すように、Ｘ，Ｙデコーダ２，３を活性
化する活性化信号であるＤＥＮ信号を立ち上げＸ，Ｙデ
コーダ２，３へ送出する。
【００２８】尚、ＡＴＤ信号のパルス幅を所定幅に設定
すること、プリチャージ期間を必要最小限に設定するこ
と、及びこれらの変形例については上述した第１の実施
例と同様である。
すること、プリチャージ期間を必要最小限に設定するこ
と、及びこれらの変形例については上述した第１の実施
例と同様である。
【００２９】このように第３の実施例によれば、プリチ
ャージ期間とメモリセル４のワードラインが立ち上がっ
ている時間が重複することはなくなるので、メモリセル
４からの情報の読出速度の向上を図ることができ、かつ
消費電力の低減を図ることができる。
ャージ期間とメモリセル４のワードラインが立ち上がっ
ている時間が重複することはなくなるので、メモリセル
４からの情報の読出速度の向上を図ることができ、かつ
消費電力の低減を図ることができる。
【００３０】
【発明の効果】以上詳述したように本発明によれば、ア
ドレス遷移終了検出手段はＡＴＤ信号の終了を検出しＡ
ＴＥ信号を生成し、活性化信号生成手段は上記ＡＴＥ信
号の供給にて内部回路を活性化する活性化信号を生成す
ることより、ＳＡＴ信号生成手段はＡＴＤ信号の供給開
始のみを判断すればよく，ＳＡＴ信号生成手段の負荷を
軽減することができる。
ドレス遷移終了検出手段はＡＴＤ信号の終了を検出しＡ
ＴＥ信号を生成し、活性化信号生成手段は上記ＡＴＥ信
号の供給にて内部回路を活性化する活性化信号を生成す
ることより、ＳＡＴ信号生成手段はＡＴＤ信号の供給開
始のみを判断すればよく，ＳＡＴ信号生成手段の負荷を
軽減することができる。
【００３１】又、活性化信号生成手段を備えることで、
ＡＴＥ信号が供給されることで活性化信号生成手段は活
性化信号を内部回路へ送出するので、内部回路へのアド
レス信号の入力が確定した後に内部回路が活性化され、
確実にデコード動作を行うことができる。
ＡＴＥ信号が供給されることで活性化信号生成手段は活
性化信号を内部回路へ送出するので、内部回路へのアド
レス信号の入力が確定した後に内部回路が活性化され、
確実にデコード動作を行うことができる。
【００３２】又、ＳＡＴ信号はＡＴＤ信号によりセット
され上記ＡＴＥ信号によりリセットされることより、Ａ
ＴＥ信号によりＳＡＴ信号の復帰速度が向上されＡＴＤ
信号の不感時間を短縮することができる。
され上記ＡＴＥ信号によりリセットされることより、Ａ
ＴＥ信号によりＳＡＴ信号の復帰速度が向上されＡＴＤ
信号の不感時間を短縮することができる。
【００３３】又、ＳＡＴ信号生成手段はプリチャージ信
号の供給後ＡＴＥ信号の供給に基づきＳＡＴ信号をリセ
ットするようにしたことより、プリチャージ期間と記憶
手段のワードラインが立ち上がっている時間が重複する
ことはなくなるので、記憶手段からの情報の読出速度の
向上を図ることができ、かつ消費電力の低減を図ること
ができる。
号の供給後ＡＴＥ信号の供給に基づきＳＡＴ信号をリセ
ットするようにしたことより、プリチャージ期間と記憶
手段のワードラインが立ち上がっている時間が重複する
ことはなくなるので、記憶手段からの情報の読出速度の
向上を図ることができ、かつ消費電力の低減を図ること
ができる。
【図１】 本発明の半導体記憶装置の第１の実施例にお
ける構成を示すブロック図である。
ける構成を示すブロック図である。
【図２】 図１に示す半導体記憶装置の動作を示すタイ
ムチャートである。
ムチャートである。
【図３】 本発明の半導体記憶装置の第２の実施例にお
ける構成を示すブロック図である。
ける構成を示すブロック図である。
【図４】 図３に示す半導体記憶装置の動作を示すタイ
ムチャートである。
ムチャートである。
【図５】 図１に示すＡＴＤ信号生成回路の具体的な構
成の一例を示す回路図である。
成の一例を示す回路図である。
【図６】 図１に示すＡＴＤ信号生成回路の具体的な構
成の他の例を示す回路図である。
成の他の例を示す回路図である。
【図７】 本発明の半導体記憶装置の第３の実施例にお
ける構成を示すブロック図である。
ける構成を示すブロック図である。
【図８】 図７に示す半導体記憶装置の動作を示すタイ
ムチャートである。
ムチャートである。
【図９】 従来の半導体記憶装置における構成を示すブ
ロック図である。
ロック図である。
【図１０】 図９に示す半導体記憶装置の動作を示すタ
イムチャートである。
イムチャートである。
【図１１】 図９に示すＡＴＤ信号生成回路の具体的な
構成の一例を示す回路図である。
構成の一例を示す回路図である。
【図１２】 図９に示すＡＴＤ信号生成回路の具体的な
構成の他の例を示す回路図である。
構成の他の例を示す回路図である。
２…Ｘデコーダ、３…Ｙデコーダ、４…メモリセル、５
−１〜５−ｎ…ＡＴＤ信号生成回路、６…ＳＡＴ信号生
成回路、７…同期信号生成回路、２０…ＡＴＥ信号生成
回路、２１…ＤＥＮ信号生成回路、２２…同期信号生成
回路、２３…ＳＡＴ信号生成回路、２４…ＳＡＴ信号生
成回路。
−１〜５−ｎ…ＡＴＤ信号生成回路、６…ＳＡＴ信号生
成回路、７…同期信号生成回路、２０…ＡＴＥ信号生成
回路、２１…ＤＥＮ信号生成回路、２２…同期信号生成
回路、２３…ＳＡＴ信号生成回路、２４…ＳＡＴ信号生
成回路。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 6866−5Ｌ Ｇ１１Ｃ 17/00 ３０９ Ｚ
Claims (5)
- 【請求項１】 供給されるアドレス信号におけるビット
データの変化を検出することに基づき活性化信号を生成
し、情報読出時には予めプリチャージされる情報記憶手
段に対し上記活性化信号に基づき上記アドレス信号をデ
コードし生成されるアクセス信号により情報記憶手段か
ら記憶情報をプリチャージ後に読み出す半導体記憶装置
において、 供給されるアドレス信号におけるビットデータの変化を
検出することでＡＴＤ信号を生成するアドレス遷移検出
信号生成手段と、 上記アドレス遷移検出信号生成手段の出力側に接続され
上記ビットデータの変化期間を示し上記プリチャージを
開始させるＳＡＴ信号を生成するＳＡＴ信号生成手段
と、 上記ＳＡＴ信号生成手段の出力側に接続され上記アドレ
ス信号によりアクセスされる情報記憶手段のプリチャー
ジ動作を行わせるプリチャージ信号を生成するプリチャ
ージ信号生成手段と、 上記プリチャージ信号生成手段の入力側に接続され上記
プリチャージ動作の終了を知らせる疑似終了信号を生成
するプリチャージ終了手段と、 上記アドレス遷移検出信号生成手段の出力側に接続さ
れ、上記ＡＴＤ信号の終了を検出し上記活性化信号の生
成のためのＡＴＥ信号を生成するアドレス遷移終了検出
手段と、を備えたことを特徴とする半導体記憶装置。 - 【請求項２】 上記ＳＡＴ信号生成手段及び上記アドレ
ス終了検出手段の出力側に接続され、上記アドレス信号
が供給され上記情報記憶手段へのアクセス信号生成を行
う内部回路を上記ＡＴＥ信号に基づき活性化する上記活
性化信号を生成する活性化信号生成手段を備えた、請求
項１記載の半導体記憶装置。 - 【請求項３】 供給されるアドレス信号におけるビット
データの変化を検出することに基づき活性化信号を生成
し、情報読出時には予めプリチャージされる情報記憶手
段に対し上記活性化信号に基づき上記アドレス信号をデ
コードし生成されるアクセス信号により情報記憶手段か
ら記憶情報を読み出す半導体記憶装置において、 供給されるアドレス信号におけるビットデータの変化を
検出することでＡＴＤ信号を生成するアドレス遷移検出
信号生成手段と、 上記アドレス遷移検出信号生成手段の出力側に接続さ
れ、上記ＡＴＤ信号の終了を検出しＡＴＥ信号を生成す
るアドレス遷移終了検出手段と、 上記アドレス遷移検出信号生成手段の出力側に接続され
るとともに上記アドレス遷移終了検出手段の出力側が接
続され、上記ＡＴＤ信号の供給によりセットされ上記Ａ
ＴＥ信号の供給によりリセットされる、上記活性化信号
の生成のためのＳＡＴ信号を生成するＳＡＴ信号生成手
段と、 上記ＳＡＴ信号生成手段の出力側に接続され上記アドレ
ス信号によりアクセスされる情報記憶手段のプリチャー
ジ動作を行わせるプリチャージ信号を生成するプリチャ
ージ信号生成手段と、を備えたことを特徴とする半導体
記憶装置。 - 【請求項４】 上記ＳＡＴ信号生成手段の出力側に接続
され、供給される上記ＳＡＴ信号に基づいて、上記アド
レス信号によりアクセスされる情報記憶手段のプリチャ
ージ動作を行わせるプリチャージ信号、及び上記アドレ
ス信号が供給され上記情報記憶手段へのアクセス信号生
成を行う内部回路を活性化する上記活性化信号を生成す
る同期信号生成手段と、 上記同期信号生成手段の入力側に接続され上記プリチャ
ージ動作の終了を知らせるプリチャージ終了手段と、を
備えた、請求項３記載の半導体記憶装置。 - 【請求項５】 上記同期信号生成手段の出力側は上記Ｓ
ＡＴ信号生成手段にも接続され、上記ＳＡＴ信号生成手
段には上記プリチャージ信号及び上記ＡＴＥ信号が供給
され、上記ＳＡＴ信号生成手段は上記プリチャージ信号
の供給後上記ＡＴＥ信号の供給に基づき上記ＳＡＴ信号
をリセットする、請求項４記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102293A JPH06251585A (ja) | 1993-03-02 | 1993-03-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4102293A JPH06251585A (ja) | 1993-03-02 | 1993-03-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06251585A true JPH06251585A (ja) | 1994-09-09 |
Family
ID=12596778
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4102293A Pending JPH06251585A (ja) | 1993-03-02 | 1993-03-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06251585A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003100082A (ja) * | 2001-09-21 | 2003-04-04 | Ricoh Co Ltd | 同期式半導体記憶装置 |
| US6646956B2 (en) | 2000-03-13 | 2003-11-11 | Nec Electronics Corporation | One-shot signal generating circuit |
-
1993
- 1993-03-02 JP JP4102293A patent/JPH06251585A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6646956B2 (en) | 2000-03-13 | 2003-11-11 | Nec Electronics Corporation | One-shot signal generating circuit |
| JP2003100082A (ja) * | 2001-09-21 | 2003-04-04 | Ricoh Co Ltd | 同期式半導体記憶装置 |
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