JP3923663B2 - 並列入力／データストロブクロックを有する同期型バースト半導体メモリ装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、少なくとも１つの外部クロック信号に同期して動作する半導体ランダムアクセスメモリ装置に係り、より詳しくは、各々のデータワードが外部クロック信号のエッジ毎に同期して駆動される動作モードを有する同期型バーストメモリ装置に適合な内部クロック発生器に関するものである。
【０００２】
【従来の技術】
従来、半導体メモリ装置はマイクロプロセッサーにおけるデータ貯蔵を提供するために常に使用されている。歴史的には半導体メモリ装置はプロセッサーによって非同期的に制御されている。これはマイクロプロセッサーがメモリ装置の入力にアドレスを置かれるようにしてＲＡＳ（ｒｏｗ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）及びＣＡＳ（ｃｏｌｕｍｎ ａｄｄｒｅｓｓ ｓｔｒｏｂｅ）ピンを使用してそれをストロブする。アドレスは時間の必要な最少長さで維持される。この時間中にメモリ装置はそのアドレスされた位置にアドレスして、最少遅延後に、プロセッサーからの新たなデータをその位置に書込するか或いはその位置からのデータを読出するためのプロセッサーを提供する。この時間中に、プロセッサーはラインをプリチャジする機能、アドレスをディコードする機能、データを感知する機能、出力バッファを通じてデータをルーチンアウトする機能のように様々な内部機能を遂行するため、メモリ装置で待機しなければならない。 これは高速プロセッサーが応答するためメモリ装置で待機する”待機状態（ｗａｉｔ ｓｔａｔｅ）”を生成することによって全体のシステムの動作速度を低下される。
【０００３】
マイクロプロセッサーは計算速度を向上させる。したがって、半導体メモリ装置はアクセス速度を増加させることが予測される。しかしながら、最近のプロセス技術が利用され、超大規模集積セットのチップサイズがアクセス速度に制限され、半導体メモリ装置はシステム設計者の条件を満足させない。
【０００４】
半導体メモリの帯域幅を改善させるため、いくつかの構成が使用されている。通常使用されているものが同期型インタフェース構成である。メモリはシステムクロックの制御の下で、これらを同期させる。同期型メモリにおいて、データを保持することができる入力／出力ラッチが付加される。入力ラッチはメモリ装置の入力のアドレスと、データと、制御信号とをストロブすることができる。プリセットされたクロックサイクル以後、データはメモリから読出或いはメモリに書込するため、同期制御によってメモリ装置の出力ラッチとして利用される。同期制御はメモリ装置がシステムクロックの制御の下でプロセッサーイン及びアウトからの情報をラッチすることを意味する。クロックサイクルおいて、そのタスク（ｔａｓｋ）を完了するのには、どのくらい多くのメモリが必要であるかをプロセッサーは分かるから、メモリがその要求を処理には他のタスクに関係なく、その他のタスクを安全に遮断するか遂行するか知られる。同期型制御の主たる長所はシステムクロックエッジがシステムによってメモリに提供されなければならないタイミングストロブだけであることである。これは印刷回路基板或いはモジュールを囲む多重タイミングストロブ伝達を減少させる。
【０００５】
メモリ装置が速度と帯域幅面では相当に有利であるが、プロセッサーの速度要求条件とは差が又ある。適切なメモリ帯域幅を提供するための解決方法はシステム構成に依存し、これらの応用要求条件及びプロセッサープローすべてはメモリタイプを決定することに助けられる。
【０００６】
速度と帯域幅を向上させるための一つの方案はバーストアクセス技術を使用することである。バーストアクセスは内部タイミング遅延成分を減少させる。この技術に従うと、例えば、活性読出／書込命令及びプリチャジタイムは第１アクセス以後隠される。バーストメモリにおいて、初期アドレス入力以後、後続アドレスがバーストメモリに新たなアドレス情報を入力させなく、早い連続で内部的に発生されることによって、感知増幅器の一連のバーストデータワードが第１データワードのアクセス以後に速やかにクロックアウトされる。このバーストモードアクセスはメモリ装置の内部バースが外部バースより広いことが長所である。これは一連のバーストモードアドレスからのすべてのデータがバーストメモリ装置から初期アドレスのエントリ（ｅｎｔｒｙ）上の出力にフェト（ｆｅｔ）させるようにする。
【０００７】
速度と帯域幅を向上させるための他の方案は”５００Ｍｂｙｔｅ／ｓｅｃ Ｄａｔａ Ｒａｔｅ５１２Ｋｂｉｔｓｘ９ＤＲＡＭ Ｕｓｉｎｇ ａ ＮｏｖｅｌＩ／Ｏ Ｉｎｔｅｒｆａｃｅ”という題目でＫｕｓｈｉｙａｍａ、Ｎ．、等による、１９９２年６月発行された”Ｓｙｍｐｏｓｉｕｍ ｏｎ ＶＬＳＩ Ｃｉｒｃｕｉｔ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｉｎｉｃａｌ ｐａｐｅｒｓ”の６６−６７頁に記載されている。同期型メモリ装置は外部クロック信号の上昇／下降エッジ両方に応じてデータをアクセスして、メモリ装置のデータ率をダブリングする。ダブルデータ率メモリはシングルデータ率メモリの限界を克服する。メモリ装置のダブルデータ率読出動作の中に、アドレスは外部クロックの第１上昇エッジでレジストされ、初期アレーは外部データ長さの２倍をラッチする。次のサイクルの中に、データは上昇／下降クロックエッジ両方で順次的に外部データバースを駆動させる。
【０００８】
確実に入力／出力同期されるために、複数のデータ率メモリがデータ出力に同期された相補入力／出力ストロブクロックを使用する。この例は１９９６年４月３０日、Ｆａｒｍｗａｌｄ ｅｔ ａｌに許与された Ｕ．Ｓ．特許第５，５１３，３２７（”Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｉ／Ｏ Ｕｓｉｎｇ Ａ Ｐｅｒｆｏｒｍａｎｃｅ Ｂｕｓ Ｉｎｔｅｒｆａｃｅ”と”Ａ ３２−Ｂａｎｋ １Ｇｂ ＤＲＡＭ ｗｉｔｈ １ＧＢ／ｓ Ｂａｎｄｗｉｄｔｈ” という題目で Ｙｏｏ，Ｊ．Ｈ．，等による、１９９６年２月発行された”ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃａｌ Ｐａｐｅｒｓ”の３７８−３７９頁に記載されている。
【０００９】
【発明が解決しようとする課題】
しかしながら、従来の入力／出力データストロブクロック発生方法はシングルとダブルデータ率モードとの間の遷移とバースト読出或いは書込が遂行されている時間中にバーストの長さの変化には適用できない問題があった。
【００１０】
従って、本発明の目的は、バースト長さに依存する入力／出力ストロブクロックを適切に発生させる入力／出力データストロブクロック発生器を有する同期型バーストメモリ装置を提供することにある。
【００１１】
本発明の他の目的は、入力／出力データ率に依存する入力／出力ストロブクロックを適切に発生させる入力／出力データストロブクロック発生器を有する同期型バーストメモリ装置を提供することにある。
【００１２】
本発明のその他の目的は、ダブルデータ率モードを有し、シングルデータ率モードにおけるタイミングマージンと殆ど同一なダブルデータ率モードにおけるタイミングマージンを提供する同期型バーストメモリ装置を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の一つの特徴によると、少なくとも１つの外部クロック信号に同期して動作し、外部クロック信号のエッジ毎でデータをアクセスできる同期型バースト半導体メモリ装置が提供される。バーストメモリ装置は外部クロック信号に同期して複数の出力ストロブクロック信号を発生させるため、前記外部クロック信号の上昇エッジ及び下降エッジを示す第１と第２の検出信号と、外部アクセスタイプ入力信号に応じる、読出イネーブル周期と、バースト連続周期とを各々示す第１と第２のアクセスタイプ制御信号と、外部データ率入力に応じる第１と第２のデータ率信号とに応答して異なるデータ率に対応する第１と第２のクロックイネーブル信号を発生すると共に、前記第１のアクセスタイプ制御信号と、前記第１と第２のクロックイネーブル信号とをディコードして異なるデータ率に対応する第１と第２のディコーディング信号を生成し、前記第１と第２の検出信号と、前記第１と第２のディコーディング信号に応答して順次的に活性化される、異なるデータ率に対応する複数の出力ストロブクロック信号を発生させるクロック発生器と、出力ストロブクロックに同期して内部データを出力するためのデータバッファとを備える。出力ストロブクロック信号は、各々のデータワードが前記外部クロック信号の上昇エッジ毎または下降エッジ毎に同期して駆動される場合、シングルデータ率モードと、各々のデータワードが前記外部クロック信号のエッジ毎に同期して駆動される場合、ダブルデータ率モードによって順次的に活性化される。複数の活性化された出力ストロブクロックがバースト読出動作のバースト長さに依存する。
【００１４】
本発明のその他の特徴によると、少なくとも１つの外部クロック信号に同期して動作し、外部クロック信号のエッジ毎でデータをアクセスできる同期型バースト半導体メモリ装置は、前記外部クロック信号に同期して複数の入力ストロブクロック信号を発生させるため、前記外部クロック信号の上昇エッジ及び下降エッジを示す第１と第２の検出信号と、外部アクセスタイプ入力信号に応じる、書込イネーブル周期と、バースト連続周期とを各々示す第１と第２のアクセスタイプ制御信号と、外部データ率入力に応じる第１と第２のデータ率信号とに応答して異なるデータ率に対応する第１と第２のクロックイネーブル信号を発生すると共に、前記第１のアクセスタイプ制御信号と、前記第１と第２のクロックイネーブル信号とをディコードして異なるデータ率に対応する第１と第２のディコーディング信号を生成し、前記第１と第２の検出信号と、前記第１と第２のディコーディング信号に応答して順次的に活性化される、異なるデータ率に対応する複数の入力ストロブクロック信号を発生させるクロック発生器と、前記入力ストロブクロック信号に同期して内部データを入力するためのデータバッファとを備える。入力ストロブクロックは、ＳＤＲモードとＤＤＲモードにおいて順次的に活性化される。複数の活性化された入力ストロブクロックがバースト書込動作のバースト長さに依存する。
【００１５】
本発明のその他の特徴によると、互いに相補信号である１対の外部クロック信号に同期して動作し、外部クロック信号のエッジ毎でデータをアクセスできる同期型バースト半導体メモリ装置は、前記外部クロック信号に同期して複数の出力ストロブクロック信号及び複数の入力ストロブクロック信号を発生させるため、前記クロック信号の上昇エッジ及び下降エッジを示す第１と第２の検出信号と、外部アクセスタイプ入力信号に応答する、読出イネーブル周期と、書込イネーブル周期と、バースト連続周期とを各々示す第１ないし第３のアクセスタイプ制御信号と、外部データ率入力に応じる第１と第２のデータ率信号とに応答して異なるデータ率に対応する第１と第２のクロックイネーブル信号を発生すると共に、前記第１のアクセスタイプ制御信号と、前記第１と第２のクロックイネーブル信号とをディコードして異なるデータ率に対応する第１と第２のディコーディング信号を生成し、前記第１と第２の検出信号と、前記第１と第２のディコーディング信号に応答して順次的に活性化される、異なるデータ率に対応する複数の出力ストロブクロック信号を発生させ、更に、前記第２のアクセスタイプ制御信号と、前記第１と第２のクロックイネーブル信号とをディコードして異なるデータ率に対応する第３と第４のディコーディング信号を生成し、前記第１と第２の検出信号と、前記第３と第４のディコーディング信号に応答して順次的に活性化される、異なるデータ率に対応する複数の入力ストロブクロック信号を発生させるクロック発生器と、前記出力ストロブクロック信号に同期して内部データを出力するための第１のデータバッファと、前記入力ストロブクロック信号に同期して内部データを入力するための第２のデータバッファとを備える。入出力ストロブクロック信号は、ＳＤＲモードとＤＤＲにおいて順次的に活性化される。複数の活性化された入出力ストロブクロック信号がバースト読出動作のバースト長さに依存する。
【００１６】
本発明のその他の特徴によると、少なくとも一つの外部クロック信号に同期して動作し、外部クロック信号のエッジ毎でデータをアクセスできる同期型バースト半導体メモリ装置は、クロックエッジ検出器と、バーストアクセスタイプ制御器と、クロックイネーブル信号発生器と、第１と第２ディコーダと、第１と第２クロック駆動器と、データアウトバッファと、データインバッファを含む。クロックエッジ検出器は上昇エッジ及び下降エッジを検出して第１と第２検出信号を発生させる。バーストアクセスタイプ制御器は外部アクセスタイプ入力信号に応答して、第１ないし第３のアクセスタイプ制御信号を発生させる。第１ないし第３検出タイプ信号は各々読出イネーブル周期と、書込イネーブル周期と、バースト連続周期を示す。データ率制御器は外部データ率入力に応じて第１と第２のデータ率信号を発生させる。クロックイネーブル信号発生器は、前記検出信号と、前記アクセスタイプ信号と前記データ率信号に応答し、ＳＤＲモードにおける第１クロックイネーブル信号と、ＤＤＲモードにおける複数の第２のクロックイネーブル信号を発生する。第１と第２クロックイネーブル信号はバースト読出動作のバースト長さに依存すると共に、順次的に活性化される。第１ディコーダは第１のアクセスタイプ制御信号と、第１クロックイネーブル信号と、第２クロックイネーブル信号とをディコードして、ＳＤＲモードにおける複数の第１ディコーディング信号とＤＤＲモードにおける複数の第２ディコーディング信号を発生する。第１と第２ディコーディング信号は順次的に活性化される。複数の第１と第２のディコーディング信号はバースト読出動作のバースト長さによって決定される。第１クロック駆動器は第１と第２検出信号と、第１ディコーディングと第２ディコーディング信号に応じて複数の第１ストロブクロック信号を発生する。第１ストロブクロック信号は順次的に活性化される。第１ストロブクロック信号はバースト読出動作のバースト長さによって決定される。データアウトバッファは第１ストロブクロック信号に同期され内部データを出力する。第２ディコーダは第２のアクセスタイプ制御信号と、第１クロックイネーブル信号と、第２クロックイネーブル信号とをディコードしてＳＤＲモードにおける複数の第３ディコーディング信号とＤＤＲモードにおける複数の第４ディコーディング信号を発生する。第３と第４ディコーディング信号は順次的に活性化される。複数の第３と第４ディコーディング信号はバースト書込動作のバースト長さによって決定される。第２クロック駆動器は第１と第２検出信号と、第３ディコーディング信号と、第４ディコーディング信号に応じて複数の第２ストロブクロック信号を発生する。第２ストロブクロッククロック信号は順次的に活性化される。複数の活性された入力ストロブクロック信号はバースト書込動作のバースト長さによって決定される。データインバッファは第２ストロブクロック信号に同期され、外部データを入力する。クロックイネーブル信号発生器は複数のスイッチ素子と複数の信号ラッチによって実現される。各々の第１と第２ディコーダは複数のロジックゲートによって実現される。
【００１７】
上述したことから明らかになったように、本発明である同期型バースト半導体装置によると、データイン及び／或いはデータアウトバッファはバースト長さに依存して適切にクロックされる。加えて、入力／出力データストロブクロックは入力／出力データ率に依存して適切に発生される。又、ダブルデータ率モードにおけるタイミングマージンが十分に獲得される。
【００１８】
【発明の実施の形態】
以下、添付した図面を参照して本発明の実施形態を詳細に説明する。図面では公知された回路がブロック図で示している。スタティックＲＡＭ（ｓｔａｔｉｃＲＡＭ）、ダイナミックＲＡＭ（ｄｙｎａｍｉｃ ＲＡＭ）、マスクＲＯＭ（ｍａｓｋ ＲＯＭ）、フラシュＥＥＰＲＯＭ（ｆｌａｓｈＥＥＰＲＯＭ）、強誘電体ＲＡＭ（ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）のような多様な種類の半導体メモリ装置が本発明の実施の形態の発明的概念を実現するため使用することができる。本発明の実施形態の以下説明において、メモリ内に貯蔵されたデータは基準クロックとして動作するシステムクロックに同期されアクセスされる。
【００１９】
以下、並列のデータ入力／出力ストロブクロックが、ダブルデータ率モードにおいて、サイクル時間制限が減少されられるために発生されるのが本発明の重要な特徴である。
【００２０】
本発明による同期型バースト半導体装置の入力／出力ストロブクロック発生器の実施の形態を示している図１を参照して説明する。本発明の同期型バースト半導体装置は１対の相補外部信号クロック信号Ｋ及びＫバーに同期されて動作する。メモリ装置は外部クロック信号Ｋ及びＫバーのエッジ毎にデータをアクセスする。メモリ装置は外部クロック信号Ｋ及びＫバーと外部制御信号ＸＢ１，ＸＢ２，及びＸＢ３を受信して、外部クロック信号Ｋ及びＫバーに同期して複数のデータ出力ストロブクロック信号ＫＯＵＴ１，ＫＯＵＴ２，．．．，及びＫＯＵＴｎと複数のデータ入力ストロブクロック信号ＫＤＩＮ１，ＫＤＩＮ２，．．．，及びＫＤＩＮｎ（ここで、ｎは正の整数）を内部的に発生させる内部ストロブクロック発生器１００を含む。メモリ装置はデータアウトバッファ１１０とデータインバッファ１２０を付加的に含む。データアウトバッファ１１０はデータ出力ストロブクロック信号ＫＯＵＴｎ（ｋ＝１、２、．．．、ｎ）に同期して内部データをＩ／Ｏパッド（或はピン）３００に出力する。データインバッファ１２０はデータ入力ストロブクロック信号ＫＤＩＮ１，ＫＤＩＮ２，．．．，及びＫＤＩＮｎ（ｋ＝１、２、．．．、ｎ）に同期して外部データをＩ／Ｏパッド３００から入力する。
【００２１】
内部ストロブクロック発生器１００はクロックエッジ検出器１３０と、バーストアクセスタイプ発生器１４０と、データ率制御器１５０と、クロックイネーブル（ＣＫＥ）信号発生器１６０と、第１ディコーダ１７０と、第１クロック駆動器１８０と、第２ディコーダ１９０と、第２クロック駆動器２００とを含む。クロックエッジ検出器１３０は外部クロック信号Ｋの上昇（或は下降）エッジを検出して、活性低ロジックレベルの第１検出信号ＫＦバーを発生させる。クロックエッジ検出器は又外部クロック信号Ｋバーの上昇（或は下降）エッジを検出して、活性低ロジックレベルの第２検出信号ＫＢＦバーを発生させる。第１と第２の検出信号ＫＦバーとＫＢＦバーは短いパルスである（図８と図９を参照）。バーストアクセスタイプ発生器は外部アクセスタイプ入力信号ＸＢ１とＸＢ２に応じて第１ないし第３アクセスタイプ制御信号ＲＥＮバーと、ＷＥＮバーと、ＣＴＮＳを発生させる。第１ないし第３アクセスタイプ制御信号ＲＥＮバーと、ＷＥＮバーと、ＣＴＮＳとは読出イネーブル周期と、書込イネーブル周期と、バースト連続周期とを各々示す。データ率制御器１５０は外部データ率入力ＸＢ３に応じて、第１と第２データ率信号ＤＢＬとＳＧＬを発生させる。第１データ率信号ＤＢＬは各々のデータワードが外部クロック信号ＫとＫバーのエッジ毎に同期して駆動されるダブルデータ率ＤＤＲモードを示し、第２データ率信号ＳＧＬは各々のデータワードが外部クロック信号ＫとＫバーの上昇エッジ毎または下降エッジ毎に同期して駆動されるシングルデータ率ＳＤＲモードを示す。クロックイネーブル（ＣＫＥ）信号発生器１６０は検出信号ＫＦバーとＫＢＦバーと、アクセスタイプ信号ＲＥＮバー，ＷＥＮバー及びＣＴＮＳと、データ率信号ＤＢＬとＳＧＬに応じて、ＳＤＲモードにおける複数の第１クロックイネーブル信号ＳＣＫＥ１バー，ＳＣＫ２バー，．．．、とＳＣＫＥｎバーと、ＳＤＲモードにおける複数の第１クロックイネーブル信号ＳＣＫＥ１バー，ＳＣＫＥ２バー，．．．、とＳＣＫＥｎバー、ＤＤＲモードにおける複数の第２クロックイネーブル信号ＤＣＫＥ１バー，ＤＣＫＥ２バー，．．．、とＤＣＫＥｎバーを発生する。
【００２２】
第１ディコーダ１７０は第１アクセス制御信号（即ち、読出イネーブル信号）ＲＥＮバーと、第１クロックイネーブル信号ＳＣＫＥ１バー−ＳＣＫＥｎバーと、第２クロック信号ＤＣＫＥ１バー−ＤＣＫＥｎバーをディコードして、ＳＤＲモードにおける複数の第１ディコーディング信号ＲＳ１，ＲＳ２，．．．，及びＲＳｎと、ＤＤＲモードにおける複数の第２ディコーディング信号ＲＤ１，ＲＤ２，．．．，ＲＤｎを発生する。第１ディコーディング信号ＲＳ１−ＲＳｎは順次的に活性化される。 第２ディコーディング信号ＲＤ１−ＲＤｎは又順次的に活性化される。複数の第１と第２のディコーディング信号の各々はバースト読出動作のバースト長さに依存する。第１クロック駆動器１８０は第１と第２の検出信号ＫＦバーとＫＢＦバーと、第１ディコーディング信号ＲＳ１−ＲＳｎと、第２ディコーディング信号ＲＤ１−ＲＤｎに応じてデータ出力ストロブクロック信号ＫＯＵＴ１，ＫＯＵＴ２，．．．，ＫＯＵＴｎを発生する。ストロブクロック信号ＫＯＵＴ１−ＫＯＵＴｎは順次的に活性化される。初期データはストロブクロック信号ＫＯＵＴ−ＫＯＵＴｎに同期してデータアウトバッファ１１０を経てＩ／Ｏパッド３００に出力される。
【００２３】
第２ディコーダ１９０は第２アクセス制御信号（即ち、書込イネーブル信号）ＷＥＮバーと、第１クロックイネーブル信号ＳＣＫＥ１バー−ＳＣＫＥｎバーと、第２クロック信号ＤＣＫＥ１バー−ＤＣＫＥｎバーをディコードして、ＳＤＲモードにおける複数の第３ディコーディング信号ＷＳ１，ＷＳ２，．．．，及びＷＳｎと、ＤＤＲモードにおける複数の第４ディコーディング信号ＷＤ１，ＷＤ２，．．．，ＷＤｎを発生する。第３と第４ディコーディング信号ＲＳ１−ＲＳｎとＷＤ１−ＷＤｎは順次的に活性化される。複数の第３と第４のディコーディング信号の各々はバースト書込動作のバースト長さに依存する。第２クロック駆動器２００はデータ入力ストロブクロック信号ＫＩＮ１，ＫＩＮ２，．．．，ＫＩＮｎを発生する。ストロブクロック信号ＫＩＮ１−ＫＩＮｎは順次的に活性化される。Ｉ／Ｏパッド３００からのデータはストロブクロック信号ＫＩＮ１−ＫＩＮｎに同期してデータインバッファ１２０を通じて入力される。複数の活性化されたストロブクロック信号ＫＤＩＮ１−ＫＤＩＮｎはバース書込動作に依存する。
【００２４】
図２を参照しながら、クロックイネーブル（ＣＫＥ）信号発生器１６０の詳細回路構成を説明する。クロックイネーブル（ＣＫＥ）信号発生器１６０はレベル駆動器２１０と，経路セレクター２１５と，第１ＤＲＭ（Ｄａｔａ Ｒａｔｅ Ｍｏｄｅ）−ＣＫＥ信号発生器２２０と，第２ＤＲＭ−ＣＫＥ信号発生器２３０とを含む。レベル発生器２１０は第１と第２Ｐチャンネルプルアップ（ｐｕｌｌ−ｕｐ）ＭＯＳトランジスターＭＰ１とＭＰ２、Ｎ−チャンネルプルダウン（ｐｕｌｌ−ｄｏｗｎ）ＭＯＳトランジスターＭＮ１，ラッチＬ１、バッファＢ１で構成される。第１プルアップトランジスターＭＰ１は電源電圧２２１とノード２２４との間に結合されたソース−ドレーン導電経路（ｓｏｕｒｃｅ−ｄｒａｉｎｃｏｎｄｕｃｔｉｏｎ ｐａｔｈ）（或いはチャンネル）と、バーストアクセスタイプ制御器１４０からの読出イネーブル信号ＲＥＮバーに結合されたゲートを有する。第１プルアップトランジスターＭＰ１は読出イネーブル信号ＲＥＮバーに応じてタンオン／タンオフされる。第２プルアップトランジスターＭＰ２は電源電圧２２１とノード２２４との間に結合されたソース−ドレーン導電経路と、バーストアクセスタイプ制御器１４０からの書込イネーブル信号ＷＥＮバーに結合されたゲートを有する。第２プルアップトランジスターＭＰ２は書込イネーブル信号ＷＥＮバーに応じてタンオン／タンオフされる。第２プルダウントランジスターＭＮ１はノード２２４と接地電圧２２２との間に結合されたソース−ドレーン導電経路と、バーストアクセスタイプ制御器１４０からのバースト連続信号ＣＴＮＳに結合されたゲートを有する。第１プルダウントランジスターＭＮ１はバースト連続信号ＣＴＮＳに応じてタンオン／タンオフされる。ラッチＬ１はノード２２４に結合された入力と経路２１２と２１４に共通に結合された出力を有する。ラッチＬ１はノード２２２の電圧レベルをラッチする。バッファＢ１はノード２２４に結合された入力を有して、所定のバースト長さのバースト読出／書込動作が完了された後、リセット信号ＲＳＴを発生する。
【００２５】
経路セレクター２１５は２つのスイッチＳＷＤとＳＷＳを有するが、１つのスイッチＳＷＤがＤＤＲモードにおける通路２１２に置かれ、その他のスイッチＳＷＳがＳＤＲモードにおける経路２１４に置かれる。スイッチＳＷＤはデータ率制御器１５０からの第１データ率信号ＤＢＬによって制御される。スイッチＳＷＳはデータ率制御器１５０からの第２データ率信号ＳＧＬによって制御される。スイッチＳＤＷはＤＤＲモードで閉められ、スイッチＳＷＳはＳＤＲモードで閉められる。
【００２６】
第１ＤＲＭ−ＣＫＥ信号発生器２２０はｎ個のラッチ回路２２０−１，２２０−２，．．．，２２０−ｎを含む。図２に示したように、各ラッチ回路２２０−ｋはスイッチＤＳｋと、ラッチＤＬｋと、２つのインバータＩＤＡｋ−ＩＤＢｋ（ここで、ｋ＝１，２，．．．，或いはｎである）で構成される。各ラッチ回路２２０−ｋは１対のダブルＤＲＭ−ＤＣＫ信号（ＤＣＫＥｋ−ＤＣＫＥｋバー）を発生する。例えば、ラッチ回路２２０−１は信号ＤＣＫＥ１−ＤＣＫＥ１バーを発生し、ラッチ回路２２０−ｎはＤＣＫＥｎ−ＤＣＫＥｎバーを発生する。奇数ラッチ回路２２０−１，２２０−３、２２０−５，．．．内の各スイッチＤＳ１，ＤＳ３，ＤＳ５，．．．は検出信号ＫＢＦバーによって制御され、偶数ラッチ回路２２０−２，２２０−４、２２０−６，．．．内の各スイッチＤＳ２，ＤＳ４，ＤＳ６，．．．は検出信号ＫＦバーによって制御される。ラッチＤＬ１，ＤＬ２，．．．，ＤＬｎはバースト読出／書込動作が開始されるときバッファＢ１からの信号ＲＳＴによってリセットされる。
【００２７】
第２ＤＲＭ−ＣＫＥ信号発生器２３０はｎ個のラッチ回路２３０−１，２３０−２，．．．，２３０−ｎを含む。図２に示したように、各ラッチ回路２３０−ｋは２つのスイッチＳＳＡｋ及びＳＳＢｋと、２つのラッチＳＬＡｋ及びＳＬＢｋと、２つのインバータＩＳＡｋ−ＩＳＢｋ（ここで、ｋ＝１，２，．．．，或いはｎである）で構成される。各ラッチ回路２３０−ｋは１対のシングルＤＲＭ−ＤＣＫ信号ＳＣＫＥｋ−ＳＣＫＥｋバーを発生する。例えば、ラッチ回路２３０−１は信号ＳＣＫＥ１−ＳＣＫＥ１バーを発生し、ラッチ回路２３０−ｎはＳＣＫＥｎ−ＳＣＫＥｎバーを発生する。ＳＳＡ１，ＳＳＡ２，ＳＳＡ３，．．．，ＳＳＡｎは検出信号ＫＢＦバーによって制御され、スイッチＳＳＢ１，ＳＳＢ２，．．．，ＳＳＢｎは検出信号ＫＦバーによって制御される。ラッチＳＬＡ１，ＳＬＡ２，．．．，ＳＬＡｎはバースト読出／書込動作が開始されるときバッファＢ１からの信号ＲＳＴによってリセットされる。
【００２８】
信号Ｋ，Ｋバー，ＫＦバー，ＫＢＦバー，ＲＥＮバー，ＷＥＮバー，ＤＣＫＥ１バー−ＤＣＫＥｎバーと、ＳＣＫＥ１バー−ＳＣＫＥｎバーとの間のタイミング関係は本発明の実施の形態によるメモリ装置のシングル／ダブルバースト読出／書込動作のタイミング図として図８と図９に示されている。図８と図９によると、タイミング関係はバースト長さとデータ率モードに依存することを知られる。
【００２９】
図２と、図８と、図９を参照すると、バースト長さ（ＳＲ１）を有するＳＤＲバースト読出／書込命令が付与されたサイクルＣ１１或いはＣ２１において、読出或いは書込イネーブル信号ＲＥＮバー／ＷＥＮバーがバーストアクセスモードにおける中に活性化された時、トランジスターＭＰ１とＭＰ２のうち１つがタンオンされる。このときには、ラッチＤＬ１−ＤＬｎ及びＳＬＡ１−ＳＬＡｎがバッファＢ１からの信号ＲＳＴによってリセットされる。次には、ラッチＬ１は高レベルを出力し、スイッチＳＷＳは信号ＳＧＬによって閉められる。ＫＢＦバーが活性化された時、ラッチＳＬＡ１はラッチＬ１の出力をラッチすることによって、クロックイネーブル信号ＳＣＫＥ１バーが低レベルになる。
【００３０】
バースト長さ４（ＤＲ４）を有するＤＤＲバースト読出／書込命令が与えられたサイクルＣ１２或いはＣ２２において、ラッチＤＬ１−ＤＬｎ及びＳＬＡ１−ＳＬＡｎがバッファＢ１からの信号ＲＳＴによってリセットされ、ラッチＬ１は高レベルを提供する。このＤＤＲモードにおいて、スイッチＳＷＤは信号ＤＢＬによって閉められる。ラッチＤＬ１はラッチＬ１の出力をラッチすることによって、クロックイネーブル信号ＤＣＫＥ１バーが低レベルになる。
【００３１】
バースト連続命が付与されたサイクルＣ１３或いはＣ２３において、トランジスタＭＮ１はタンオンされることによって、ラッチＬ１は低レベルの出力を提供する。ＫＦバーが活性化され、スイッチＤＳ２が閉められた時、ラッチＤＬ１の出力がスイッチＤＳ２を経てラッチＤＬＷに伝送されたることによってクロックイネーブル信号ＤＣＫＥ２バーが低レベルになる。信号ＫＢＦバーが活性化されたとき、ラッチＳＬＡ１はラッチＬ１の出力をラッチされることによって、クロックイネーブル信号ＳＣＫＥ１バーは高レベルになる。このように、ＤＤＲモードにおける信号ＤＣＫＥ３バーとＤＣＫＥ４バーは順次的に活性化される。
【００３２】
バースト長さ４のシングル読出／書込命令ＳＲ４／ＳＷ４がサイクルＣ１４或いはＣ２４で付与された場合、ＳＤＲモードにおける信号ＳＣＫＥ１バーと、ＳＣＫＥ２バーと、ＳＣＫＥ３バーと、ＳＣＫＥ４バーは順次的に活性化される。
【００３３】
以下、図３を参照して第１ディコーダ１７０の詳細な回路の構成を説明する。ディコーダ１７０は第１グルプのＮＯＲゲートＧ１１，Ｇ１２，．．．，Ｇ１ｎと第２グルプのＮＯＲゲートＧ２１，Ｇ２２， ．．，Ｇ２ｎを含む。ＮＯＲゲートＧ１１，Ｇ１２，．．．，Ｇ１ｎの第１入力は読出イネーブル信号ＲＥＮに共に結合され、その第２入力はクロックイネーブル信号ＳＣＫＥ１バー−ＳＣＫＥｎバーに各結合される。ＮＯＲケートＧ１１，Ｇ１２，．．．，Ｇ１ｎは信号ＲＥＮバーとＳＣＫＥ１バー−ＳＣＫＥｎバーのロジック機能を遂行して、ＳＤＲバースト読出動作におけるディコーディング信号としてロジック出力ＲＳ１，ＲＳ２と，．．．，ＲＳｎとを発生する。一方、ＮＯＲゲートＧ２１，Ｇ２２，．．．，Ｇ２ｎの第１入力は読出イネーブル信号ＲＥＮバーに共に結合され、その第２入力はクロックイネーブル信号ＤＣＫＥ１バー−ＤＣＫＥｎバーに各結合される。ＮＯＲケートＧ２１，Ｇ２２，．．．，Ｇ２ｎは信号ＲＥＮバーとＤＣＫＥ１バー−ＤＣＫＥｎバーのロジック機能を遂行してＤＤＲバースト読出動作におけるディコーディング信号としてロジック出力ＲＤ１，ＲＤ２，．．．，ＲＤｎを発生する。
【００３４】
図４には第２ディコーダの詳細回路構成を示す。ディコーダ１９０は第１グルプのＮＯＲゲートＧ３１，Ｇ３２，．．．，Ｇ３ｎと第２グルプのＮＯＲゲートＧ４１，Ｇ４２， ．．，Ｇ４ｎを含む。ＮＯＲゲートＧ３１，Ｇ３２，．．．，Ｇ３ｎの第１入力は読出イネーブル信号ＲＥＮバーに共に結合され、その第２入力はクロックイネーブル信号ＳＣＫＥ１バー−ＳＣＫＥｎバーに各結合される。ＮＯＲケートＧ３１，Ｇ３２，．．．，Ｇ３ｎは信号ＷＥＮバーとＳＣＫＥ１バー−ＳＣＫＥｎバーのロジック機能を遂行して、ＳＤＲバースト読出動作におけるディコーディング信号としてロジック出力ＷＳ１，ＷＳ２と，．．．，ＷＳｎとを発生する。一方、ＮＯＲゲートＧ４１，Ｇ４２，．．．，Ｇ４ｎの第１入力は読出イネーブル信号ＷＥＮバーに共に結合され、その第２入力はクロックイネーブル信号ＤＣＫＥ１バー−ＤＣＫＥｎバーに各結合される。ＮＯＲケートＧ４１，Ｇ４２，．．．，Ｇ４ｎは信号ＷＥＮバーとＤＣＫＥ１バー−ＤＣＫＥｎバーのロジック機能を遂行してＤＤＲバースト読出動作におけるディコーディング信号としてロジック出力ＤＤ１，ＤＤ２，．．．，ＤＤｎを発生する。第１と第２ディコーダが信号ＲＥＮバーとＷＥＮバーの使用によってＮＯＲゲートによって実現されても、ディコーダが信号ＲＥＮとＷＥＮを使用することによって、他のロジック回路（例えば、ＮＡＮＤゲートとインバータ）で実現されられることは本分野の熟練された通常の技術者には明らかである。従って、本発明は上記した請求の範囲だけに制限される。
【００３５】
図５は第１クロック駆動器１８０を示し、図６は第２クロック駆動器２００を示す。第１クロック駆動器１８０は図５に示したように複数のユニット駆動器ＲＤＲＶ１，ＲＤＲＶ２，．．．，ＲＤＲＶｎを含む。各ユニット駆動器ＲＤＲＶｋ（ｋ＝１，２，．．．，或いはｎ）は４つの入力と１つの出力を有する。ユニット駆動器ＲＤＲＶ１，ＲＤＲＶ２，．．．，ＲＤＲＶｎの第１入力は第１ディコーダ１７０からのディコーディング信号ＲＳ１，ＲＳ２，．．．，ＲＳｎを備え、その第２入力はクロックエッジ検出器１３０からの第１検出信号ＫＦバーを備え、その第３入力はディコーダ１７０からのディコーディング信号ＲＤ１，ＲＤ２，．．．，ＲＤｎを各々備える。奇数ユニット駆動器ＲＤＲＶ１，ＲＤＲＶ３，．．．の第４入力は検出信号ＫＦバーを備えるが、その偶数ユニット駆動器ＷＤＲＶ２，ＷＤＲＶ４，．．．の第４入力は検出器１３０からの第２検出信号ＫＢＦバーを備える。図５において、ｎが奇数である場合、ユニット駆動器ＲＤＲＶｎの第４の入力はＫＦバーに供給され、ｎが偶数である場合、ＫＢＦバーに提供される。
【００３６】
図６のように、第２クロック駆動器２００は複数のユニット駆動器ＷＤＲＶ１，ＷＤＲＶ２，．．．，ＷＤＲＶｎを含む。各ユニット駆動器ＷＤＲＶｋ（ｋ＝１，２，．．．，或いはｎ）は４つの入力と１つの出力を有する。ユニット駆動器ＷＤＲＶ１，ＷＤＲＶ２，．．．，ＷＤＲＶｎの第１入力は第２ディコーダ１９０からのディコーディング信号ＷＳ１，ＷＳ２，．．．，ＷＳｎを備え、その第２入力はクロックエッジ検出器１３０からの第１検出信号ＫＦバーを備え、その第３入力はディコーダ１７０からのディコーディング信号ＷＤ１，ＷＤ２，．．．，ＷＤｎを各々備える。奇数ユニット駆動器ＷＤＲＶ１，ＷＤＲＶ３，．．．の第４入力は検出信号ＫＦバーを備えるが、その偶数ユニット駆動器ＷＤＲＶ２，ＷＤＲＶ４，．．．の第４入力は検出器１３０からの第２検出信号ＫＢＦバーを備える。図６において、ｎが奇数である場合、ユニット駆動器ＷＤＲＶｎの第４の入力はＫＦバーに供給され、ｎが偶数である場合、ＫＢＦバーに提供される。
【００３７】
図７は図５と図６の各々のユニット駆動器ＲＤＲＶｋ或いはＷＤＲＶｋ（ｋ＝１，２，．．．，或いはｎ）の詳細回路構成を示す。図７に示したように、ユニット駆動器はダイナミック回路構成を有し、インバータＩＶ９，ＩＶ１０、及びＩＶ１１と，ＰチャンネルＭＯＳトラジスターＭＮ２，ＭＮ３，ＭＮ４，ＭＮ５，ＭＮ６及び，ＭＮ７と、２つインバーティング遅延２２８と２２９を含む。トランジスターＭＰ３，ＭＮ２、ＭＭＮ３及びＭＮ４のソース−ドレーン導電経路は電源供給電圧２２１と接地電圧２２２との間に直列に結合され、ＳＤＲモードにおける第１制御経路Ｐ１を形成するトランジスターＭＮ５とＭＮ６の導電経路はトラジスターＭＰ３とＭＮ２のドレーン接合２２５とトランジスターＭＮ３とＭＮ４のソース−ドレーン接合との間に直列に結合され、ＤＤＲモードにおける第２制御通路Ｐ２を形成する。ディコーディング信号ＲＳｋ或いはＷＳｋ（ｋ＝１，２，．．．，或いはｎ）はトランジスターＭＮ３のゲート（即ち、ユニット駆動器の第１入力）に印加され、検出信号ＫＦバーはインバータのＩＶ９の入力（即ち、ユニット駆動器の第２入力）に印加され、ディコーディング信号ＲＤｋ或いはＷＤｋ（ｋ＝１，２，．．．，或いはｎ）はトランジスターＭＮ６のゲート（即ち、ユニット駆動器の第３入力）に印加され、検出信号ＫＦバー（ｋが奇数である場合）或いはＫＢＦバーはインバータのＩＶ９の入力（即ち、ユニット駆動器の第２入力）に印加され、ディコーディング信号ＲＤｋ（ｋが偶数である場合）或いはＷＤｋ（ｋ＝１，２，．．．，或いはｎ）はトランジスターＭＮ６のゲート（即ち、ユニット駆動器の第３入力）に印加され、検出信号ＫＦバー（ｋが奇数である場合）或いはＫＢＦバー（ｋが偶数である場合）はインバータのＩＶ１０の入力（即ち、ユニット駆動器の第４入力）に印加される。インバータＩＶ９或いはＩＶ１０の出力はトランジスターＭＮ２及びＭＮ５のゲートに各結合される。インバータＩＶ１１はノード２２５と、データ入力／出力ストロブクロック信号ＫＯＵＴｋ或いはＫＤＩＮｋ（ｋ＝１，２，．．．，或いはｎ）を出力するためのノード２２６（即ち、ユニット駆動器の出力）との間に結合される。遅延２２８はノード２２６と結合された入力と、遅延２２９の入力にトランジスターＭＰ３とＭＮ４のゲートを経由して結合された出力を有する。遅延２２８はノード２２６のロジックレベルを遅延させ、ノード２２６の反転されたロジックレベルを出力する。トランジスターＭＮ７はノード２２６と接地電圧２２２との間に結合されたソース−ドレーン導電経路と、遅延２２９の出力に結合されたゲートを有する。遅延２２９はノード２２７のロジックレベルを遅延させ、ノード２２７の反転されたロジックレベルを出力する。
【００３８】
例えば、データ出力／入力ストロブ信号ＫＯＵＴ１或いはＫＤＩＮ１が非活性（即ち、低レベル）を維持し、遅延２２８によって所定の時間経過後に、トランジスターＭＰ３はタンオフされ、トランジスターＭＮ４はタンオンされる。このときに、信号ＲＳ１或いはＷＳ１はＳＤＲモードにおける活性（即ち、高レベル）に進んだ場合、とトランジスターＭＮ３はタンオンされる。その後、検出信号ＫＦバーが非活性（即ち、低レベル）に進んだ場合、トランジスターＭＮ２はタンオンされたことによって、データ出力／入力ストロブ信号ＫＯＵＴ１或いはＫＤＩＮ１は活性（高レベル）になる。
それと別に、信号ＲＤ１或いはＷＤ１はＤＤＲモードにおける活性（即ち、高レベル）に進んだ場合、トランジスターＭＮ６はタンオンされる。その後、検出信号ＫＦバー或いはＫＢＦバーが非活性（即ち、低レベル）に進んだ場合、トランジスターＭＮ５はタンオンされたことによって、データ出力／入力ストロブ信号ＫＯＵＴ１或いはＫＤＩＮ１は活性（高レベル）になる。
【００３９】
データ出力／入力ストロブ信号ＫＯＵＴ１或いはＫＤＩＮ１が活性（即ち、高レベル）を維持するとき、トランジスタＭＰ３はタンオンされ、トランジスタＭＮ４は遅延２２８によって所定の時間経過後に、タンオフされる。その後、遅延２２９による所定の時間が経過された時、トランジスターＭＮ７はタンオンされる。その結果、データ出力／入力ストロブ信号ＫＯＵＴ１或いはＫＤＩＮ１は非活性（低レベル）になる。
【００４０】
例示的な好ましい実施例を使って本発明を説明したが、本発明の範囲は開示された実施例に限定されないことがよく理解できる。むしろ、本発明の範囲にはいろいろな変型例及びその類似な構成を全て含まれるようにすることである。従って、請求範囲はそのような変型例及びその類似な構成全てを含むことで、できるだけ幅広く解釈されなければならない。
【００４１】
【発明の効果】
上述したように、本発明の同期型バースト半導体メモリ装置によると、データイン及び／或いはデータアウトバッファはバースト長さに依存して適切にクロックされる。加えて、入力／出力データストロブクロックは入力／出力データ率に依存して適切に発生される。又、ダブルデータ率モードも十分なタイミングマージンを獲得することができる。
【図面の簡単な説明】
【図１】本発明による同期型バースト半導体装置の有用な入力／出力ストロブクロック発生器の実施形態を示したブロック図である。
【図２】図１のクロックイネーブル信号発生器の詳細回路図である。
【図３】図１の第１のディコーダの詳細回路図である。
【図４】図１の第２のディコーダの詳細回路図である。
【図５】図１の第１のクロック駆動器のブロック図である。
【図６】図１の第２のクロック駆動器のブロック図である。
【図７】図５及び図６のユニット駆動器の詳細回路図である。
【図８】本発明によるメモリ装置のシングル／ダブルバースト読出動作のタイミング図である。
【図９】本発明によるメモリ装置のシングル／ダブルバースト書込動作のタイミング図である。
【符号の説明】
１００：内部ストロブクロック発生器
１１０：データアウトバッファ
１２０：データインバッファ
１３０：クロックエッジ検出器
１４０：バーストアクセスタイプ制御器
１５０：データ率制御器
１６０：クロックイネーブル（ＣＫＥ）信号発生器
１７０：第１ディコーダ
１８０：第１クロック駆動器
１９０：第２ディコーダ
２００：第２クロック駆動器
２１０：レベル駆動器
２１５：経路セレクター
２２０：第１ＤＲＭ−ＣＫＥ信号発生器
２３０：第２ＤＲＭ−ＣＫＥ信号発生器
３００：Ｉ／Ｏパット

Claims (17)

1. 少なくとも１つの外部クロック信号に同期して動作し、外部クロック信号のエッジ毎でデータをアクセスできる同期型バースト半導体メモリ装置において、
   前記外部クロック信号に同期して複数の出力ストロブクロック信号を発生させるため、
   前記外部クロック信号の上昇エッジ及び下降エッジを示す第１と第２の検出信号と、
   外部アクセスタイプ入力信号に応じる、読出イネーブル周期と、バースト連続周期とを各々示す第１と第２のアクセスタイプ制御信号と、
   外部データ率入力に応じる第１と第２のデータ率信号と
   に応答して異なるデータ率に対応する第１と第２のクロックイネーブル信号を発生すると共に、
   前記第１のアクセスタイプ制御信号と、前記第１と第２のクロックイネーブル信号とをディコードして異なるデータ率に対応する第１と第２のディコーディング信号を生成し、前記第１と第２の検出信号と、前記第１と第２のディコーディング信号に応答して順次的に活性化される、異なるデータ率に対応する複数の出力ストロブクロック信号を発生させるクロック発生器と、
   前記出力ストロブクロック信号に同期して内部データを出力するためのデータバッファとを備えることを特徴とするメモリ装置。
2. 前記出力ストロブクロック信号は、各々のデータワードが前記外部クロック信号の上昇エッジ毎または下降エッジ毎に同期して駆動される場合、シングルデータ率モードと、各々のデータワードが前記外部クロック信号のエッジ毎に同期して駆動される場合、ダブルデータ率モードによって順次的に活性化されることを特徴とする請求項１に記載のメモリ装置。
3. 前記複数の活性化された出力ストロブクロック信号がバースト読出動作のバースト長さに依存することを特徴とする請求項２に記載のメモリ装置。
4. 少なくとも１つの外部クロック信号に同期して動作し、外部クロック信号のエッジ毎でデータをアクセスできる同期型バースト半導体メモリ装置において、
   前記外部クロック信号に同期して複数の入力ストロブクロック信号を発生させるため、
   前記外部クロック信号の上昇エッジ及び下降エッジを示す第１と第２の検出信号と、
   外部アクセスタイプ入力信号に応じる、書込イネーブル周期と、バースト連続周期とを各々示す第１と第２のアクセスタイプ制御信号と、
   外部データ率入力に応じる第１と第２のデータ率信号と
   に応答して異なるデータ率に対応する第１と第２のクロックイネーブル信号を発生すると共に、
   前記第１のアクセスタイプ制御信号と、前記第１と第２のクロックイネーブル信号とをディコードして異なるデータ率に対応する第１と第２のディコーディング信号を生成し、前記第１と第２の検出信号と、前記第１と第２のディコーディング信号に応答して順次的に活性化される、異なるデータ率に対応する複数の入力ストロブクロック信号を発生させるクロック発生器と、
   前記入力ストロブクロック信号に同期して内部データを入力するためのデータバッファとを備えることを特徴とするメモリ装置。
5. 前記入力ストロブクロック信号は、各々のデータワードが前記外部クロック信号の上昇エッジ毎または下降エッジ毎に同期して駆動される場合、シングルデータ率モードと、各々のデータワードが前記外部クロック信号のエッジ毎に同期して駆動される場合、ダブルデータ率モードによって順次的に活性化されることを特徴とする請求項４に記載のメモリ装置。
6. 前記複数の活性化された入力ストロブクロック信号がバースト書込動作のバースト長さに依存することを特徴とする請求項５に記載のメモリ装置。
7. 互いに相補信号である１対の外部クロック信号に同期して動作し、外部クロック信号のエッジ毎でデータをアクセスできる同期型バースト半導体メモリ装置において、
   前記外部クロック信号に同期して複数の出力ストロブクロック信号及び複数の入力ストロブクロック信号を発生させるため、
   前記クロック信号の上昇エッジ及び下降エッジを示す第１と第２の検出信号と、
   外部アクセスタイプ入力信号に応答する、読出イネーブル周期と、書込イネーブル周期と、バースト連続周期とを各々示す第１ないし第３のアクセスタイプ制御信号と、
   外部データ率入力に応じる第１と第２のデータ率信号と
   に応答して異なるデータ率に対応する第１と第２のクロックイネーブル信号を発生すると共に、
   前記第１のアクセスタイプ制御信号と、前記第１と第２のクロックイネーブル信号とをディコードして異なるデータ率に対応する第１と第２のディコーディング信号を生成し、前記第１と第２の検出信号と、前記第１と第２のディコーディング信号に応答して順次的に活性化される、異なるデータ率に対応する複数の出力ストロブクロック信号を発生させ、更に、
   前記第２のアクセスタイプ制御信号と、前記第１と第２のクロックイネーブル信号とをディコードして異なるデータ率に対応する第３と第４のディコーディング信号を生成し、前記第１と第２の検出信号と、前記第３と第４のディコーディング信号に応答して順次的に活性化される、異なるデータ率に対応する複数の入力ストロブクロック信号を発生させるクロック発生器と、
   前記出力ストロブクロック信号に同期して内部データを出力するための第１のデータバッファと、
   前記入力ストロブクロック信号に同期して内部データを入力するための第２のデータバッファとを備えることを特徴とするメモリ装置。
8. 前記入出力ストロブクロック信号は、各々のデータワードが前記外部クロック信号の上昇エッジ毎または下降エッジ毎に同期して駆動される場合、シングルデータ率モードと、各々のデータワードが前記外部クロック信号のエッジ毎に同期して駆動される場合、ダブルデータ率モードによって順次的に活性化されることを特徴とする請求項７に記載のメモリ装置。
9. 前記複数の活性化された入出力ストロブクロック信号がバースト読出動作のバースト長さに依存することを特徴とする請求項８に記載のメモリ装置。
10. 少なくとも一つの外部クロック信号に同期して動作し、外部クロック信号のエッジ毎でデータをアクセスできる同期型バースト半導体メモリ装置において、
    上昇エッジ及び下降エッジを示す第１と第２の検出信号を発生させるための前記外部クロック信号の上昇エッジ及び下降エッジ全てを検出するためのクロックエッジ検出器と、
    外部アクセスタイプ入力信号に応答して、読出イネーブル周期と、書込イネーブル周期と、バースト連続周期とを各々示す第１ないし第３のアクセスタイプ制御信号を発生させるためのバーストアクセスタイプ制御器と、
    外部データ率入力に応じて第１と第２のデータ率信号を発生させるためのデータ率制御器と、
    前記検出信号と、前記アクセスタイプ信号と、前記データ率信号に応答し、各々のデータワードが前記外部クロック信号の上昇エッジ毎または下降エッジ毎に同期して駆動される場合、第１データ率モードにおける複数の第１クロックイネーブル信号と、各々のデータワードが前記外部クロック信号のエッジ毎に同期して駆動される場合、第２データ率モードにおける複数の第２のクロックイネーブル信号を発生するクロックイネーブル信号発生器と、
    前記第１データ率モードにおける複数の第１ディコーディング信号及び前記第２データ率モードにおける複数の第２ディコーディング信号を発生させるように、前記第１のアクセスタイプ制御信号と、前記第１クロックイネーブル信号と、第２クロックイネーブル信号とをディコードするディコーダと、
    前記第１と第２の検出信号と、前記第１ディコーディング信号と、前記第２ディコーディング信号に応答して、順次的に活性化される複数の前記第１と第２のストロブクロック信号を発生させるためのクロック駆動器と、
    前記第１ストロブクロック信号に同期して内部データを出力するためのデータアウトバッファとを備え、
    複数の前記第１と第２のクロックイネーブル信号、及び複数の前記第１と第２のディコーディング信号が、バースト読出動作のバースト長さに依存すると共に、順次的に活性化される
    ことを特徴とするメモリ装置。
11. 前記複数の活性化された出力ストロブクロック信号が前記バースト長さに依存することを特徴とする請求項１０に記載のメモリ装置。
12. 少なくとも一つの外部クロック信号に同期して動作し、外部クロック信号のエッジ毎でデータをアクセスできる同期型バースト半導体メモリ装置において、
    上昇エッジ及び下降エッジを示す第１と第２の検出信号を発生させるための前記外部クロック信号の上昇エッジ及び下降エッジ全てを検出するためのクロックエッジ検出器と、
    外部アクセスタイプ入力信号に応答して、読出イネーブル周期と、書込イネーブル周期と、バースト連続周期とを各々示す第１ないし第３のアクセスタイプ制御信号を発生させるためのバーストアクセスタイプ制御器と、
    外部データ率入力に応じて第１と第２のデータ率信号を発生させるためのデータ率制御器と、
    前記検出信号と、前記アクセスタイプ信号と、前記データ率信号に応答し、各々のデータワードが前記外部クロック信号の上昇エッジ毎または下降エッジ毎に同期して駆動される場合、シングルデータ率（ＳＤＲ）モードにおける第１クロックイネーブル信号、及び各々のデータワードが前記外部クロック信号のエッジ毎に同期して駆動される場合、ダブルデータ率（ＤＤＲ）モードにおける複数の第２のクロックイネーブル信号を発生するクロックイネーブル信号発生器と、
    前記第１データ率モードにおける複数の第１ディコーディング信号及び前記第２データ率モードにおける複数の第２ディコーディング信号を発生させるように、前記第２のアクセスタイプ制御信号と、前記第１クロックイネーブル信号と、第２クロックイネーブル信号とをディコードするディコーダと、
    前記第１と第２の検出信号と、前記第１ディコーディング信号と、前記第２ディコーディング信号に応答して、順次的に活性化される複数の前記第１と第２のストロブクロック信号を発生させるためのクロック駆動器と、
    前記ストロブクロック信号に同期して外部データを入力するためのデータインバッファとを備え、
    複数の前記第１と第２のクロックイネーブル信号、及び複数の前記第１と第２のディコーディング信号が、バースト書込動作のバースト長さに依存すると共に、順次的に活性化される
    ことを特徴とするメモリ装置。
13. 前記複数の活性化された入力ストロブクロック信号が前記バースト長さに依存することを特徴とする請求項１２に記載のメモリ装置。
14. 少なくとも一つの外部クロック信号に同期して動作し、外部クロック信号のエッジ毎でデータをアクセスできる同期型バースト半導体メモリ装置において、
    上昇エッジ及び下降エッジを示す第１と第２の検出信号を発生させるための前記外部クロック信号の上昇エッジ及び下降エッジ全てを検出するためのクロックエッジ検出器と、
    外部アクセスタイプ入力信号に応答して、読出イネーブル周期と、書込イネーブル周期と、バースト連続周期とを各々示す第１ないし第３のアクセスタイプ制御信号を発生させるためのバーストアクセスタイプ制御器と、
    外部データ率入力に応じて第１と第２のデータ率信号を発生させるためのデータ率制御器と、
    前記検出信号と、前記アクセスタイプ信号と、前記データ率信号に応答し、各々のデータワードが前記外部クロック信号の上昇エッジ毎または下降エッジ毎に同期して駆動される場合、シングルデータ率（ＳＤＲ）モードにおける第１クロックイネーブル信号、及び各々のデータワードが前記外部クロック信号のエッジ毎に同期して駆動される場合、ダブルデータ率（ＤＤＲ）モードにおける複数の第２のクロックイネーブル信号を発生するクロックイネーブル信号発生器と、
    前記第１データ率モードにおける複数の第１ディコーディング信号及び前記第２データ率モードにおける複数の第２ディコーディング信号を発生させるように、前記第１のアクセスタイプ制御信号と、前記第１クロックイネーブル信号と、第２クロックイネーブル信号とをディコードする第１のディコーダと、
    前記第１と第２の検出信号と、前記第１ディコーディング信号と、前記第２ディコーディング信号に応答して、順次的に活性化される複数の前記第１と第２のストロブクロック信号を発生させるための第１のクロック駆動器と、
    前記第１ストロブクロック信号に同期して外部データを出力するためのデータアウトバッファと、
    前記第１データ率モードにおける複数の第３ディコーディング信号及び前記第２データ率モードにおける複数の第４ディコーディング信号を発生させるように、前記第２のアクセスタイプ制御信号と、前記第１クロックイネーブル信号と、第２クロックイネーブル信号とをディコードする第２のディコーダと、
    前記第１と第２の検出信号と、前記第３ディコーディング信号と、前記第４ディコーディング信号に応答して、順次的に活性化される複数の前記第３と第４のストロブクロック信号を発生させるための第２のクロック駆動器と、
    前記第２ストロブクロック信号に同期して外部データを入力するためのデータインバッファとを備え、
    複数の前記第１と第２のクロックイネーブル信号、及び複数の前記第１と第２のディコーディング信号が、バースト読出動作のバースト長さに依存すると共に、順次的に活性化され、
    複数の前記第３と第４のクロックイネーブル信号、及び複数の前記第３と第４のディコーディング信号が、バースト書込動作のバースト長さに依存すると共に、順次的に活性化される
    ことを特徴とするメモリ装置。
15. 前記複数の活性化された入出力ストロブクロック信号がバースト読出動作のバースト長さに依存することを特徴とする請求項１４に記載のメモリ装置。
16. 前記クロックイネーブル信号発生器が複数のスイッチ素子と複数のラッチとを含むことを特徴とする請求項１４に記載メモリ装置。
17. 前記第１と第２のディコーダが複数の論理ゲートを含むことを特徴とする請求項１４に記載メモリ装置。

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