JP2885162B2 - キャッシュメモリ - Google Patents
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- JP2885162B2 JP2885162B2 JP8005898A JP589896A JP2885162B2 JP 2885162 B2 JP2885162 B2 JP 2885162B2 JP 8005898 A JP8005898 A JP 8005898A JP 589896 A JP589896 A JP 589896A JP 2885162 B2 JP2885162 B2 JP 2885162B2
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/02—Arrangements for writing information into, or reading information out from, a digital store with means for avoiding parasitic signals
Description
【０００１】
【発明の属する技術分野】本発明はキャッシュメモリに
関し、特にＤＲＡＭ構成のキャッシュメモリに関する。
関し、特にＤＲＡＭ構成のキャッシュメモリに関する。
【０００２】
【従来の技術】従来、この種のＤＲＡＭ構成のキャッシ
ュメモリは、キャッシュメモリの高集積化のために用い
られている。たとえば、図４は、「アソシエイション・
フォー・コンピューティング・マシーナリィ（Associat
ion for Computing Machinery）」発行の「１９８８年
９月、コンピュータ・アーキテクチャ・ニュース、第１
６巻、４５〜５０頁（Computer Architecture News Vo
l.16,No.4,Sept.1988）」に掲載された「オンチップ・
インストラクション・キャッシュ用ＤＲＡＭ（Dynamic
RAM for On-chip Instruction Caches）」（Jordi Cort
adella and TeodorJove著）に示されているキャッシュ
メモリのブロック図である。図４（ａ）が全体を示すブ
ロック図であり、図４（ｂ）が部分詳細を示すブロック
図である。
ュメモリは、キャッシュメモリの高集積化のために用い
られている。たとえば、図４は、「アソシエイション・
フォー・コンピューティング・マシーナリィ（Associat
ion for Computing Machinery）」発行の「１９８８年
９月、コンピュータ・アーキテクチャ・ニュース、第１
６巻、４５〜５０頁（Computer Architecture News Vo
l.16,No.4,Sept.1988）」に掲載された「オンチップ・
インストラクション・キャッシュ用ＤＲＡＭ（Dynamic
RAM for On-chip Instruction Caches）」（Jordi Cort
adella and TeodorJove著）に示されているキャッシュ
メモリのブロック図である。図４（ａ）が全体を示すブ
ロック図であり、図４（ｂ）が部分詳細を示すブロック
図である。
【０００３】図４を参照すると、このキャッシュメモリ
は、行アドレスをデコードしてワード線を選択する行デ
コーダ４０１と、ＤＲＡＭセルのリフレッシュ時間の半
分以下の周期でキャリー信号を出力するカウンタ回路４
０２と、そのカウンタ出力のキャリー信号を遅延させ、
信号Ｕ１を出力するディレイ回路４０３と、信号Ｕ１を
遅延させ信号Ｕ２を出力するディレイ回路４０４と、ワ
ード線と信号Ｕ１と信号Ｕ２を入力し、データ有効信号
を出力するGuard Circuit ４０５と、ワード線を入力し
ビット線に接続されるＤＲＡＭセルアレイ４０６と、列
アドレスをデコードしてビット線を選択する列デコーダ
４０７と、ビット線を読み出すと同時に選択されたＤＲ
ＡＭセルアレイを再書き込みするセンスアンプ４０８と
から構成される。
は、行アドレスをデコードしてワード線を選択する行デ
コーダ４０１と、ＤＲＡＭセルのリフレッシュ時間の半
分以下の周期でキャリー信号を出力するカウンタ回路４
０２と、そのカウンタ出力のキャリー信号を遅延させ、
信号Ｕ１を出力するディレイ回路４０３と、信号Ｕ１を
遅延させ信号Ｕ２を出力するディレイ回路４０４と、ワ
ード線と信号Ｕ１と信号Ｕ２を入力し、データ有効信号
を出力するGuard Circuit ４０５と、ワード線を入力し
ビット線に接続されるＤＲＡＭセルアレイ４０６と、列
アドレスをデコードしてビット線を選択する列デコーダ
４０７と、ビット線を読み出すと同時に選択されたＤＲ
ＡＭセルアレイを再書き込みするセンスアンプ４０８と
から構成される。
【０００４】Guard Circuit ４０５は、各ワード線ごと
に図４（ｂ）に示すRow guard circuit から構成され
る。このRow guard circuit は、信号Ｕ２をリセット入
力とし、当該ワード線がリードとして選択されることを
表す信号ＲＳをセット入力とし、ＱＢ出力を信号ＲＢと
するラッチ回路４１０と、信号ＲＢと信号Ｕ１とを入力
とし信号ＲＶをＱ出力とするＡＮＤ回路４１１と、信号
ＲＶをリセット入力とし、当該ワード線がライトとして
選択されたことを表す信号ＷＳをセット入力とし、信号
Ｖを出力とするラッチ回路４１２と、信号Ｖを入力と
し、信号ＲＳを制御信号とし、データ有効信号に出力を
接続するトライステートバッファ４１３とから構成され
る。
に図４（ｂ）に示すRow guard circuit から構成され
る。このRow guard circuit は、信号Ｕ２をリセット入
力とし、当該ワード線がリードとして選択されることを
表す信号ＲＳをセット入力とし、ＱＢ出力を信号ＲＢと
するラッチ回路４１０と、信号ＲＢと信号Ｕ１とを入力
とし信号ＲＶをＱ出力とするＡＮＤ回路４１１と、信号
ＲＶをリセット入力とし、当該ワード線がライトとして
選択されたことを表す信号ＷＳをセット入力とし、信号
Ｖを出力とするラッチ回路４１２と、信号Ｖを入力と
し、信号ＲＳを制御信号とし、データ有効信号に出力を
接続するトライステートバッファ４１３とから構成され
る。
【０００５】ＤＲＡＭをキャッシュメモリとして用いる
場合、問題となるのがリフレッシュである。リフレッシ
ュ周期ごとにＤＲＡＭセルへのデータのアクセスを止め
なくてはならず、その為にキャッシュを使用するマイク
ロプロセッサの制御も複雑になってしまう。本従来例で
はその周期的なリフレッシュを行わずに、ワード線で選
択されたデータが有効かどうかをGuard Circuit ４０５
と、その入力となる信号を生成するカウンタ回路４０
２、ディレイ回路４０３，４０４とを設けることによっ
て判断する構成となっている。
場合、問題となるのがリフレッシュである。リフレッシ
ュ周期ごとにＤＲＡＭセルへのデータのアクセスを止め
なくてはならず、その為にキャッシュを使用するマイク
ロプロセッサの制御も複雑になってしまう。本従来例で
はその周期的なリフレッシュを行わずに、ワード線で選
択されたデータが有効かどうかをGuard Circuit ４０５
と、その入力となる信号を生成するカウンタ回路４０
２、ディレイ回路４０３，４０４とを設けることによっ
て判断する構成となっている。
【０００６】次に、図４およびその動作の１例を示すタ
イミングチャートである図５を参照して、この従来のキ
ャッシュメモリの動作を説明する。図４のカウンタ回路
４０２およびディレイ回路４０３，４０４は、図５に示
されるように通常のＤＲＡＭセルに必要なリフレッシュ
周期の半分以下の周期Ｔで信号Ｕ１，信号Ｕ２を生成す
る。そこで、図５のようなタイミングでライト信号Ｗ
Ｓ，リード信号ＲＳが変化したとして説明する。
イミングチャートである図５を参照して、この従来のキ
ャッシュメモリの動作を説明する。図４のカウンタ回路
４０２およびディレイ回路４０３，４０４は、図５に示
されるように通常のＤＲＡＭセルに必要なリフレッシュ
周期の半分以下の周期Ｔで信号Ｕ１，信号Ｕ２を生成す
る。そこで、図５のようなタイミングでライト信号Ｗ
Ｓ，リード信号ＲＳが変化したとして説明する。
【０００７】まず、マイクロプロセッサが命令を主メモ
リから読み出したとき、初期状態ではこのキャッシュメ
モリに命令キャッシュリフィルのためのデータのライト
が行われる。この場合、マイクロプロセッサによって選
択されたキャッシュアドレスが行アドレスと列アドレス
に分割され、それぞれ行デコーダ４０１、列デコーダ４
０７によってワード線、ビット線が選択される。選択さ
れたワード線に接続されるＤＲＡＭセルのうち、選択さ
れたビット線に接続されるものはセンスアンプ４０８を
通してデータバス上のデータが書き込まれ、選択されな
かったビット線に接続されるものはセンスアンプ４０８
により読み出された内容が再書き込みされる。選択され
たワード線のRow guard circuit では、ライト信号ＷＳ
が“１”になり（図示タイミング５０１）、ラッチ回路
４１２は“１”にセットされる（５０２）。
リから読み出したとき、初期状態ではこのキャッシュメ
モリに命令キャッシュリフィルのためのデータのライト
が行われる。この場合、マイクロプロセッサによって選
択されたキャッシュアドレスが行アドレスと列アドレス
に分割され、それぞれ行デコーダ４０１、列デコーダ４
０７によってワード線、ビット線が選択される。選択さ
れたワード線に接続されるＤＲＡＭセルのうち、選択さ
れたビット線に接続されるものはセンスアンプ４０８を
通してデータバス上のデータが書き込まれ、選択されな
かったビット線に接続されるものはセンスアンプ４０８
により読み出された内容が再書き込みされる。選択され
たワード線のRow guard circuit では、ライト信号ＷＳ
が“１”になり（図示タイミング５０１）、ラッチ回路
４１２は“１”にセットされる（５０２）。
【０００８】次に、マイクロプロセッサが命令を主メモ
リから読み出しするとき、このキャッシュメモリはすで
にアクティブであるから、データがリードされる。読み
出されるキャッシュアドレスがライト時と同じ場合、そ
れぞれ行デコーダ４０１、列デコーダ４０７によって同
じワード線、ビット線が選択される。選択されたワード
線に接続されるＤＲＡＭセルのうち、選択されたビット
線に接続されるものはセンスアンプ４０８を通してデー
タがデータバスへ出力されると同時に再書き込みされ、
選択されなかったビット線に接続されるものはセンスア
ンプ４０８により読み出された内容の再書き込みが行わ
れる。
リから読み出しするとき、このキャッシュメモリはすで
にアクティブであるから、データがリードされる。読み
出されるキャッシュアドレスがライト時と同じ場合、そ
れぞれ行デコーダ４０１、列デコーダ４０７によって同
じワード線、ビット線が選択される。選択されたワード
線に接続されるＤＲＡＭセルのうち、選択されたビット
線に接続されるものはセンスアンプ４０８を通してデー
タがデータバスへ出力されると同時に再書き込みされ、
選択されなかったビット線に接続されるものはセンスア
ンプ４０８により読み出された内容の再書き込みが行わ
れる。
【０００９】一方、選択されたワード線のRow guard ci
rcuit では、リード信号ＲＳが“１”になり（５０
３）、トライステートバッファ４１３をオンさせ、ラッ
チ回路４１２のＱ出力“１”がデータ有効信号に出力さ
れる（５０４）。また、信号ＲＳによりラッチ回路４１
０がセットされる（５０５）。マイクロプロセッサはデ
ータ有効信号が“１”であることを確認して取りだした
データを使用する。マイクロプロセッサはこの取り出し
たデータからタグデータを使って、キャッシュメモリの
ヒット／ミスヒットの判定をはじめる。
rcuit では、リード信号ＲＳが“１”になり（５０
３）、トライステートバッファ４１３をオンさせ、ラッ
チ回路４１２のＱ出力“１”がデータ有効信号に出力さ
れる（５０４）。また、信号ＲＳによりラッチ回路４１
０がセットされる（５０５）。マイクロプロセッサはデ
ータ有効信号が“１”であることを確認して取りだした
データを使用する。マイクロプロセッサはこの取り出し
たデータからタグデータを使って、キャッシュメモリの
ヒット／ミスヒットの判定をはじめる。
【００１０】次に、信号Ｕ１が“１”に変化しても（５
０６）、信号ＲＢが“０”に保持されているため信号Ｒ
Ｖも“０”であり、ラッチ回路４１２の値は変化しない
（５０７）。
０６）、信号ＲＢが“０”に保持されているため信号Ｒ
Ｖも“０”であり、ラッチ回路４１２の値は変化しない
（５０７）。
【００１１】次に、信号Ｕ２が“１”に変化すると（５
０８）、ラッチ回路４１０はリセットされる（５０
９）。さらに時間Ｔ経過後、信号Ｕ１が“１”に変化す
ると（５１０）、信号ＲＢは“１”に保持されているた
め信号ＲＶは“１”になり、ラッチ回路４１２はリセッ
トされる（５１１）。次の信号Ｕ２の変化（５１２）で
は各信号に変化はない。このあとまた、マイクロプロセ
ッサが同じキャッシュアドレスから命令を読み出そうと
すると、同様な動作でデータが読み出されるが、信号Ｒ
Ｓ“１”によって（５１３）オンされたトライステート
バッファ４１３の出力は“０”が出力され、データ有効
信号も“０”となる（５１４）。マイクロプロセッサは
データ有効信号が“０”であることを確認して、取り出
したデータを無効とみなし、主メモリから再度データを
読み出してキャッシュメモリに書き込む動作を行う（５
１５）。
０８）、ラッチ回路４１０はリセットされる（５０
９）。さらに時間Ｔ経過後、信号Ｕ１が“１”に変化す
ると（５１０）、信号ＲＢは“１”に保持されているた
め信号ＲＶは“１”になり、ラッチ回路４１２はリセッ
トされる（５１１）。次の信号Ｕ２の変化（５１２）で
は各信号に変化はない。このあとまた、マイクロプロセ
ッサが同じキャッシュアドレスから命令を読み出そうと
すると、同様な動作でデータが読み出されるが、信号Ｒ
Ｓ“１”によって（５１３）オンされたトライステート
バッファ４１３の出力は“０”が出力され、データ有効
信号も“０”となる（５１４）。マイクロプロセッサは
データ有効信号が“０”であることを確認して、取り出
したデータを無効とみなし、主メモリから再度データを
読み出してキャッシュメモリに書き込む動作を行う（５
１５）。
【００１２】このようにマイクロプロセッサがキャッシ
ュメモリからデータをリードする場合、データ有効信号
の値によってキャッシュメモリから出力されたデータが
有効かどうかを決定する仕組みになっている。
ュメモリからデータをリードする場合、データ有効信号
の値によってキャッシュメモリから出力されたデータが
有効かどうかを決定する仕組みになっている。
【００１３】データ有効信号は、ラッチ回路４１２の値
を反映するが、信号Ｕ１によってラッチ回路４１２はキ
ャッシュメモリがライトされたあと少なくともＤＲＡＭ
における必要なリフレッシュ周期の半分以下の時間Ｔ以
内でリセットされるため、ラッチ回路４１２が“１”の
間は選択されたワード線に接続されるＤＲＡＭセルの保
持する電位は十分なレベルにある。
を反映するが、信号Ｕ１によってラッチ回路４１２はキ
ャッシュメモリがライトされたあと少なくともＤＲＡＭ
における必要なリフレッシュ周期の半分以下の時間Ｔ以
内でリセットされるため、ラッチ回路４１２が“１”の
間は選択されたワード線に接続されるＤＲＡＭセルの保
持する電位は十分なレベルにある。
【００１４】また、キャッシュメモリがライトされたあ
と信号Ｕ１が“１”になる前にキャッシュメモリがリー
ドされた場合、ラッチ回路４１０が“１”にセットされ
ることによって信号Ｕ１によるラッチ回路４１２のリセ
ットが行われない。したがってラッチ回路４１２は
“１”を保持し続ける。この場合はキャッシュメモリを
リードすることによってデータが選択されたワード線に
接続されるＤＲＡＭセルに再書き込みされるため、この
時点からＤＲＡＭセルが保持抜けしない時間ラッチ回路
４１２が“１”であることが保証される。
と信号Ｕ１が“１”になる前にキャッシュメモリがリー
ドされた場合、ラッチ回路４１０が“１”にセットされ
ることによって信号Ｕ１によるラッチ回路４１２のリセ
ットが行われない。したがってラッチ回路４１２は
“１”を保持し続ける。この場合はキャッシュメモリを
リードすることによってデータが選択されたワード線に
接続されるＤＲＡＭセルに再書き込みされるため、この
時点からＤＲＡＭセルが保持抜けしない時間ラッチ回路
４１２が“１”であることが保証される。
【００１５】リードやライトが起きなかった場合、この
ラッチ回路４１２が“１”である期間は長くても２Ｔ時
間であり、これは通常のＤＲＡＭのリフレッシュ周期以
下であるから、データ有効信号により、選択されたワー
ド線上のデータの有効性が正しく表せる。
ラッチ回路４１２が“１”である期間は長くても２Ｔ時
間であり、これは通常のＤＲＡＭのリフレッシュ周期以
下であるから、データ有効信号により、選択されたワー
ド線上のデータの有効性が正しく表せる。
【００１６】このようにして読み出されたデータが有効
かどうかをGuard Circuit ４０５とカウンタ回路４０
２、ディレイ回路４０３０４を使って保証することによ
って、ＤＲＡＭを定期的なリフレッシュなしにキャッシ
ュメモリとして使用することが可能である。また、同文
献の頁４９〜頁５０に示されるように、今日のＤＲＡＭ
のリフレッシュ周期とマイクロプロセッサの動作周波数
を考慮すれば、長い時間アクセスされないで無効になっ
てしまうキャッシュメモリのデータはマイクロプロセッ
サの性能にほとんど影響を与えないことがわかってい
る。
かどうかをGuard Circuit ４０５とカウンタ回路４０
２、ディレイ回路４０３０４を使って保証することによ
って、ＤＲＡＭを定期的なリフレッシュなしにキャッシ
ュメモリとして使用することが可能である。また、同文
献の頁４９〜頁５０に示されるように、今日のＤＲＡＭ
のリフレッシュ周期とマイクロプロセッサの動作周波数
を考慮すれば、長い時間アクセスされないで無効になっ
てしまうキャッシュメモリのデータはマイクロプロセッ
サの性能にほとんど影響を与えないことがわかってい
る。
【００１７】
【発明が解決しようとする課題】この従来のキャッシュ
メモリにおいて、選択されたワード線上のデータの有効
性を表すために、上述のGuard circuit やカウンタ回
路、ディレイ回路を付加しなければならなかった。
メモリにおいて、選択されたワード線上のデータの有効
性を表すために、上述のGuard circuit やカウンタ回
路、ディレイ回路を付加しなければならなかった。
【００１８】また、キャッシュメモリがライトされるタ
イミングによっては有効性を表す時間が非常に短くなっ
てしまい、ＤＲＡＭセルの持つデータ保持時間を十分生
かしきれないため、主メモリからのデータの再読み込み
時間が増え性能の低下を起こす場合があるという問題点
があった。
イミングによっては有効性を表す時間が非常に短くなっ
てしまい、ＤＲＡＭセルの持つデータ保持時間を十分生
かしきれないため、主メモリからのデータの再読み込み
時間が増え性能の低下を起こす場合があるという問題点
があった。
【００１９】したがって、本発明が解決しようとする課
題は、ＤＲＡＭ構成のキャッシュメモリにおいて、ハー
ドウェア構成を簡単化し、且つ、性能を向上することに
ある。
題は、ＤＲＡＭ構成のキャッシュメモリにおいて、ハー
ドウェア構成を簡単化し、且つ、性能を向上することに
ある。
【００２０】
【課題を解決するための手段】そのため、本発明は、各
ワード線により選択されるＤＲＡＭセルからなり各ビッ
ト線に行データを入出力するＤＲＡＭセルアレイと、前
記行データを検出するセンスアンプと、前記行データの
有効性を示すデータ有効信号を出力する信号出力手段
と、を有するキャッシュメモリにおいて、前記信号出力
手段が、前記各ワード線により選択されるＤＲＡＭセル
からなり付加ビット線に信号を入出力する付加ＤＲＡＭ
セル列と、ＤＲＡＭセル保持信号の検出レベルを前記セ
ンスアンプより高く設定し前記付加ビット線に出力され
る信号を検出する付加センスアンプと、この付加センス
アンプを介して前記付加ＤＲＡＭセル列の信号アクセス
を制御し前記行データのライト時に前記ＤＲＡＭセル保
持信号を書き込み前記行データのリード時に前記データ
有効信号を読み出す制御回路と、を備えている。
ワード線により選択されるＤＲＡＭセルからなり各ビッ
ト線に行データを入出力するＤＲＡＭセルアレイと、前
記行データを検出するセンスアンプと、前記行データの
有効性を示すデータ有効信号を出力する信号出力手段
と、を有するキャッシュメモリにおいて、前記信号出力
手段が、前記各ワード線により選択されるＤＲＡＭセル
からなり付加ビット線に信号を入出力する付加ＤＲＡＭ
セル列と、ＤＲＡＭセル保持信号の検出レベルを前記セ
ンスアンプより高く設定し前記付加ビット線に出力され
る信号を検出する付加センスアンプと、この付加センス
アンプを介して前記付加ＤＲＡＭセル列の信号アクセス
を制御し前記行データのライト時に前記ＤＲＡＭセル保
持信号を書き込み前記行データのリード時に前記データ
有効信号を読み出す制御回路と、を備えている。
【００２１】
【発明の実施の形態】次に、本発明について図面を参照
して説明する。
して説明する。
【００２２】図１は、本発明のキャッシュメモリの１実
施形態を示すブロック図である。図１を参照すると、本
実施形態のキャッシュメモリは、行アドレスをデコード
してワード線を選択する行デコーダ１０１と、各ワード
線により選択されるＤＲＡＭセルからなり各ビット線に
行データを入出力するＤＲＡＭセルアレイ１０２と、ア
ドレスをデコードしてビット線を選択する列デコーダ１
０３と、ビット線を読み出したり書き込んだりすると同
時に選択されたＤＲＡＭセルを再書き込みするセンスア
ンプ１０４と、各ワード線により選択されるＤＲＡＭセ
ルからなり付加ビット線に信号を入出力する付加ＤＲＡ
Ｍセル列である行データ有効判定列１０５と、“１”レ
ベルの検出レベルをセンスアンプ１０４より高く設定し
付加ビット線に出力される信号を検出する付加センスア
ンプである行データ有効判定列用センスアンプ１０６
と、この行データ有効判定列用センスアンプ１０６を介
して行データ有効判定列１０５の信号アクセスを制御し
前記行データのライト時にＤＲＡＭセル保持信号“１”
を書き込み行データのリード時にデータ有効信号を読み
出す制御回路であるデータ有効信号制御回路１０７と、
を備えている。
施形態を示すブロック図である。図１を参照すると、本
実施形態のキャッシュメモリは、行アドレスをデコード
してワード線を選択する行デコーダ１０１と、各ワード
線により選択されるＤＲＡＭセルからなり各ビット線に
行データを入出力するＤＲＡＭセルアレイ１０２と、ア
ドレスをデコードしてビット線を選択する列デコーダ１
０３と、ビット線を読み出したり書き込んだりすると同
時に選択されたＤＲＡＭセルを再書き込みするセンスア
ンプ１０４と、各ワード線により選択されるＤＲＡＭセ
ルからなり付加ビット線に信号を入出力する付加ＤＲＡ
Ｍセル列である行データ有効判定列１０５と、“１”レ
ベルの検出レベルをセンスアンプ１０４より高く設定し
付加ビット線に出力される信号を検出する付加センスア
ンプである行データ有効判定列用センスアンプ１０６
と、この行データ有効判定列用センスアンプ１０６を介
して行データ有効判定列１０５の信号アクセスを制御し
前記行データのライト時にＤＲＡＭセル保持信号“１”
を書き込み行データのリード時にデータ有効信号を読み
出す制御回路であるデータ有効信号制御回路１０７と、
を備えている。
【００２３】次に、図１およびその動作の１例を示すタ
イミングチャートである図３を参照して、本実施形態の
キャッシュメモリの動作を説明する。
イミングチャートである図３を参照して、本実施形態の
キャッシュメモリの動作を説明する。
【００２４】このＤＲＡＭ構成のキャッシュメモリは周
期的なリフレッシュをしないので、ＤＲＡＭセルが保持
しているデータが有効かどうかを保証することが必要で
ある。
期的なリフレッシュをしないので、ＤＲＡＭセルが保持
しているデータが有効かどうかを保証することが必要で
ある。
【００２５】まず、最初に、マイクロプロセッサが主メ
モリからデータを読み出す場合、初期状態ではこのキャ
ッシュメモリにデータのライトが行われる。このとき、
マイクロプロセッサによって選択されたキャッシュアド
レスが行アドレスと列アドレスに分割され、それぞれ行
デコーダ１０１と列デコーダ１０３によって、ワード線
とビット線が選択される。選択されたワード線に接続さ
れるＤＲＡＭセルは接続された各ビット線，付加ビット
線を通じてセンスアンプ１０４，１０６にそれぞれ接続
される。
モリからデータを読み出す場合、初期状態ではこのキャ
ッシュメモリにデータのライトが行われる。このとき、
マイクロプロセッサによって選択されたキャッシュアド
レスが行アドレスと列アドレスに分割され、それぞれ行
デコーダ１０１と列デコーダ１０３によって、ワード線
とビット線が選択される。選択されたワード線に接続さ
れるＤＲＡＭセルは接続された各ビット線，付加ビット
線を通じてセンスアンプ１０４，１０６にそれぞれ接続
される。
【００２６】ライトの場合、選択されたワード線に接続
されるＤＲＡＭセルのうち、選択されたビット線に接続
されるＤＲＡＭセルはセンスアンプ１０４を介してデー
タバス上のデータが書き込まれ、選択されなかったビッ
ト線に接続されるＤＲＡＭセルはセンスアンプ１０４に
よりＤＲＡＭセルの持っていた情報が再書き込みされ
る。このとき、データ有効判定列１０５の付加ビット線
にはデータ有効信号制御回路１０７より“１”が行デー
タ有効判定列用センスアンプ１０６を介して出力され、
ワード線とこの列の付加ビット線によって唯一選択され
るＤＲＡＭセルに“１”が書き込まれる。
されるＤＲＡＭセルのうち、選択されたビット線に接続
されるＤＲＡＭセルはセンスアンプ１０４を介してデー
タバス上のデータが書き込まれ、選択されなかったビッ
ト線に接続されるＤＲＡＭセルはセンスアンプ１０４に
よりＤＲＡＭセルの持っていた情報が再書き込みされ
る。このとき、データ有効判定列１０５の付加ビット線
にはデータ有効信号制御回路１０７より“１”が行デー
タ有効判定列用センスアンプ１０６を介して出力され、
ワード線とこの列の付加ビット線によって唯一選択され
るＤＲＡＭセルに“１”が書き込まれる。
【００２７】これを図２において説明すると、選択され
たワード線にライトが行われる場合、信号ＷＳがアクテ
ィブとなる（図示タイミング２０１）。するとデータ有
効信号制御回路１０７は、行データ有効判定用センスア
ンプ１０６を介して、ワード線により選択された行デー
タ有効判定列のＤＲＡＭセルに“１”を書き込む（２０
２）。
たワード線にライトが行われる場合、信号ＷＳがアクテ
ィブとなる（図示タイミング２０１）。するとデータ有
効信号制御回路１０７は、行データ有効判定用センスア
ンプ１０６を介して、ワード線により選択された行デー
タ有効判定列のＤＲＡＭセルに“１”を書き込む（２０
２）。
【００２８】次に、マイクロプロセッサが主メモリから
データを読み出そうとしたとき、このキャッシュメモリ
は既にアクティブであるから、データのリードが行われ
る。このときも前記ライト時と同様にしてワード線の選
択が行われ、ワード線により選択されたＤＲＡＭセル
は、接続されたビット線，付加ビット線を通じてセンス
アンプ１０４，１０６にそれぞれ接続される。
データを読み出そうとしたとき、このキャッシュメモリ
は既にアクティブであるから、データのリードが行われ
る。このときも前記ライト時と同様にしてワード線の選
択が行われ、ワード線により選択されたＤＲＡＭセル
は、接続されたビット線，付加ビット線を通じてセンス
アンプ１０４，１０６にそれぞれ接続される。
【００２９】リードの場合、選択されたワード線に接続
されるＤＲＡＭセルのうち、選択されたビット線に接続
されるＤＲＡＭセルの行データは、センスアンプ１０４
を介してデータバスへ読み出されると同時にセンスアン
プ１０４によりそのＤＲＡＭセルへ再書き込みも行わ
れ、選択されなかったビット線に接続されるＤＲＡＭセ
ルの行データも、センスアンプ１０４によりそのＤＲＡ
Ｍセルへ再書き込みされる。データ有効判定列１０５の
付加ビット線には選択されたワード線に接続されるＤＲ
ＡＭセルからの電位が行データ有効判定列用センスアン
プ１０６へ伝えられ、データ部と同様にデータの再書き
込みとデータ有効信号への読み出しが行われる。
されるＤＲＡＭセルのうち、選択されたビット線に接続
されるＤＲＡＭセルの行データは、センスアンプ１０４
を介してデータバスへ読み出されると同時にセンスアン
プ１０４によりそのＤＲＡＭセルへ再書き込みも行わ
れ、選択されなかったビット線に接続されるＤＲＡＭセ
ルの行データも、センスアンプ１０４によりそのＤＲＡ
Ｍセルへ再書き込みされる。データ有効判定列１０５の
付加ビット線には選択されたワード線に接続されるＤＲ
ＡＭセルからの電位が行データ有効判定列用センスアン
プ１０６へ伝えられ、データ部と同様にデータの再書き
込みとデータ有効信号への読み出しが行われる。
【００３０】これを図２において説明すると、選択され
たワード線にリードが行われる場合、信号ＲＳがアクテ
ィブとなる（２０３）。選択されたワード線上のＤＲＡ
Ｍセルが保持する電位は若干落ちているかもしれない
が、行データ有効判定センスアンプ１０６によって
“１”レベルが検出されると、データ有効信号に“１”
を読み出し（２０４）、さらに、“１”がこのＤＲＡＭ
セルに再書き込みされる（２０５）。この行データ有効
判定列１０５上のＤＲＡＭセルはライト時のみ“１”が
書き込まれ、データ有効判定列用センスアンプ１０６は
データ部のセンスアンプ１０４よりも“１”レベルを検
出するレベルを高く設定したものであるから、データ有
効信号が“１”と検出される場合は、データ部のＤＲＡ
Ｍセルが保持している値は有効である、と保証できる。
たワード線にリードが行われる場合、信号ＲＳがアクテ
ィブとなる（２０３）。選択されたワード線上のＤＲＡ
Ｍセルが保持する電位は若干落ちているかもしれない
が、行データ有効判定センスアンプ１０６によって
“１”レベルが検出されると、データ有効信号に“１”
を読み出し（２０４）、さらに、“１”がこのＤＲＡＭ
セルに再書き込みされる（２０５）。この行データ有効
判定列１０５上のＤＲＡＭセルはライト時のみ“１”が
書き込まれ、データ有効判定列用センスアンプ１０６は
データ部のセンスアンプ１０４よりも“１”レベルを検
出するレベルを高く設定したものであるから、データ有
効信号が“１”と検出される場合は、データ部のＤＲＡ
Ｍセルが保持している値は有効である、と保証できる。
【００３１】図３は、このＤＲＡＭセル書込み電位の保
持時間特性を説明する説明図である。一般に、ＤＲＡＭ
セルは、静電容量によって値を保持しているため、定期
的なリフレッシュを行わないと時間が経つにつれて電荷
が抜けてしまい、“１”が書き込まれていても“１”を
表す電位よりも電位が落ちてしまうとデータとして役に
立たなくなる。図３を参照すると、ＤＲＡＭセルに
“１”が書き込まれた直後から電位が落ちていく様子が
示されている。電位ｖ２はデータ部のセンスアンプ１０
４が“１”を検出する最低レベルであり、この電位にな
るまでの時間ｔ２がＤＲＡＭセルの保持する値が有効な
期間である。電位ｖ１は行データ有効判定用センスアン
プ１０６が“１”を検出する最低レベルであり、この電
位になるまでの時間ｔ１は前記時間ｔ２よりも短い。
持時間特性を説明する説明図である。一般に、ＤＲＡＭ
セルは、静電容量によって値を保持しているため、定期
的なリフレッシュを行わないと時間が経つにつれて電荷
が抜けてしまい、“１”が書き込まれていても“１”を
表す電位よりも電位が落ちてしまうとデータとして役に
立たなくなる。図３を参照すると、ＤＲＡＭセルに
“１”が書き込まれた直後から電位が落ちていく様子が
示されている。電位ｖ２はデータ部のセンスアンプ１０
４が“１”を検出する最低レベルであり、この電位にな
るまでの時間ｔ２がＤＲＡＭセルの保持する値が有効な
期間である。電位ｖ１は行データ有効判定用センスアン
プ１０６が“１”を検出する最低レベルであり、この電
位になるまでの時間ｔ１は前記時間ｔ２よりも短い。
【００３２】同じワード線に接続されるＤＲＡＭセルは
すべて同時に書き込みが行われるので、行データ有効判
定用センスアンプ１０６が“１”を検出、つまりデータ
有効信号が“１”の期間は、その選択されたワード線上
のＤＲＡＭセルが保持している値は有効であることが保
証される。
すべて同時に書き込みが行われるので、行データ有効判
定用センスアンプ１０６が“１”を検出、つまりデータ
有効信号が“１”の期間は、その選択されたワード線上
のＤＲＡＭセルが保持している値は有効であることが保
証される。
【００３３】マイクロプロセッサは、データ有効信号が
“１”のとき、データバスへ読み出されたデータを有効
とみなし、タグデータを使ってキャッシュメモリのヒッ
ト／ミスヒットの判定を始める。
“１”のとき、データバスへ読み出されたデータを有効
とみなし、タグデータを使ってキャッシュメモリのヒッ
ト／ミスヒットの判定を始める。
【００３４】上述のように、行データ有効判定列１０５
上のＤＲＡＭセルの電位が若干落ちたとしても、行デー
タ有効判定センスアンプ１０６によって“１”が検出さ
れれば、データ有効信号は“１”になり、また、値の再
書き込みによって行データ有効判定列１０５上のＤＲＡ
Ｍセルの電位は復活する。このアクセスされる度に再書
き込みを行うＤＲＡＭの特性の利用と、行データ有効判
定センスアンプ１０６の“１”を検出するレベルの調整
により、ＤＲＡＭセルの持つデータ保持時間を最大限に
利用して選択されたワード線上のデータの有効性を表す
ことができる。
上のＤＲＡＭセルの電位が若干落ちたとしても、行デー
タ有効判定センスアンプ１０６によって“１”が検出さ
れれば、データ有効信号は“１”になり、また、値の再
書き込みによって行データ有効判定列１０５上のＤＲＡ
Ｍセルの電位は復活する。このアクセスされる度に再書
き込みを行うＤＲＡＭの特性の利用と、行データ有効判
定センスアンプ１０６の“１”を検出するレベルの調整
により、ＤＲＡＭセルの持つデータ保持時間を最大限に
利用して選択されたワード線上のデータの有効性を表す
ことができる。
【００３５】このようにして、従来のＤＲＡＭセルアレ
イにデータ有効判定用の１列を追加し、さらに従来ある
センスアンプを調整して“１”レベルを検出するレベル
を高く設定するだけで、定期的なリフレッシュ動作を必
要としないＤＲＡＭ型のキャッシュメモリとして使用す
ることが可能になる。
イにデータ有効判定用の１列を追加し、さらに従来ある
センスアンプを調整して“１”レベルを検出するレベル
を高く設定するだけで、定期的なリフレッシュ動作を必
要としないＤＲＡＭ型のキャッシュメモリとして使用す
ることが可能になる。
【００３６】また、実施形態２として、上述のデータ有
効信号をキャッシュメモリのバリッドビットと兼用する
ことができる。これは、キャッシュメモリの設計に精通
した技術者であれば容易に理解できるであろう。
効信号をキャッシュメモリのバリッドビットと兼用する
ことができる。これは、キャッシュメモリの設計に精通
した技術者であれば容易に理解できるであろう。
【００３７】
【発明の効果】以上説明したように、本発明るキャッシ
ュメモリは、ＤＲＡＭセルアレイの行データ有効判定の
ための付加ＤＲＡＭセル列と、ＤＲＡＭセルアレイの行
データを検出するセンスアンプよりも“１”レベルを検
出するレベルを高く設定した付加センスアンプと、デー
タ書き込み時に“１”を付加ＤＲＡＭセル列に書き込む
回路とを使って、選択されたワード線に接続されるＤＲ
ＡＭセルアレイの行データが有効か無効かを保証するこ
とにより、“従来の技術”の項で説明したＤＲＡＭ構成
のキャッシュメモリと同様の効果をもち、且つ、より簡
単なハードウェアで構成できる。
ュメモリは、ＤＲＡＭセルアレイの行データ有効判定の
ための付加ＤＲＡＭセル列と、ＤＲＡＭセルアレイの行
データを検出するセンスアンプよりも“１”レベルを検
出するレベルを高く設定した付加センスアンプと、デー
タ書き込み時に“１”を付加ＤＲＡＭセル列に書き込む
回路とを使って、選択されたワード線に接続されるＤＲ
ＡＭセルアレイの行データが有効か無効かを保証するこ
とにより、“従来の技術”の項で説明したＤＲＡＭ構成
のキャッシュメモリと同様の効果をもち、且つ、より簡
単なハードウェアで構成できる。
【００３８】また、ＤＲＡＭセルの放電時間によりデー
タの有効／無効を表すので、ＤＲＡＭセルの持つデータ
保持時間を最大限に生かすことができ、従来例のように
タイミングによって性能低下を起こす可能性が無いなど
の効果がある。
タの有効／無効を表すので、ＤＲＡＭセルの持つデータ
保持時間を最大限に生かすことができ、従来例のように
タイミングによって性能低下を起こす可能性が無いなど
の効果がある。
【図１】本発明のキャッシュメモリの実施形態１のブロ
ック図を表す。
ック図を表す。
【図２】図１のキャッシュメモリの動作例を示すタイミ
ングチャートである。
ングチャートである。
【図３】ＤＲＡＭセル書込み電位の保持時間特性を説明
する説明図である。
する説明図である。
【図４】従来のＤＲＡＭ型キャッシュメモリを示すブロ
ック図である。
ック図である。
【図５】図４のキャッシュメモリの動作例を示すタイミ
ングチャートである。
ングチャートである。
１０１，４０１ 行デコーダ １０２，４０６ ＤＲＡＭセルアレイ １０３，４０７ 列デコーダ １０４，４０８ センスアンプ １０５ 行データ有効判定列 １０６ 行データ有効判定列用センスアンプ １０７ データ有効信号制御回路 ４０２ カウンタ回路 ４０３０４ ディレイ回路 ４０５ Guard Circuit ４１０１２ ラッチ回路 ４１１ ＡＮＤ回路 ４１３ トライステートバッファ ｖ１ 行データ有効判定列用センスアンプ１０６の
“１”検出レベル ｖ２ センスアンプ１０４の“１”検出レベル ｔ１ 行データ有効判定列用センスアンプ１０６の
“１”検出時間 ｔ２ センスアンプ１０４の“１”検出時間 ＷＳ ライト信号 ＲＳ リード信号 Ｃａｒｒｙ カウンタ回路のキャリー信号 Ｕ１ ディレイ回路４０３の出力信号 Ｕ２ ディレイ回路４０４の出力信号 Ｖ ラッチ回路４１２のＱ出力信号 ＲＢ ラッチ回路４１０のＱＢ出力信号
“１”検出レベル ｖ２ センスアンプ１０４の“１”検出レベル ｔ１ 行データ有効判定列用センスアンプ１０６の
“１”検出時間 ｔ２ センスアンプ１０４の“１”検出時間 ＷＳ ライト信号 ＲＳ リード信号 Ｃａｒｒｙ カウンタ回路のキャリー信号 Ｕ１ ディレイ回路４０３の出力信号 Ｕ２ ディレイ回路４０４の出力信号 Ｖ ラッチ回路４１２のＱ出力信号 ＲＢ ラッチ回路４１０のＱＢ出力信号
Claims (1)
- 【請求項１】 各ワード線により選択されるＤＲＡＭセ
ルからなり各ビット線に行データを入出力するＤＲＡＭ
セルアレイと、前記行データを検出するセンスアンプ
と、前記行データの有効性を示すデータ有効信号を出力
する信号出力手段と、を有するキャッシュメモリにおい
て、前記信号出力手段が、前記各ワード線により選択さ
れるＤＲＡＭセルからなり付加ビット線に信号を入出力
する付加ＤＲＡＭセル列と、ＤＲＡＭセル保持信号の検
出レベルを前記センスアンプより高く設定し前記付加ビ
ット線に出力される信号を検出する付加センスアンプ
と、この付加センスアンプを介して前記付加ＤＲＡＭセ
ル列の信号アクセスを制御し前記行データのライト時に
前記ＤＲＡＭセル保持信号を書き込み前記行データのリ
ード時に前記データ有効信号を読み出す制御回路と、を
備えることを特徴とするキャッシュメモリ。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005898A JP2885162B2 (ja) | 1996-01-17 | 1996-01-17 | キャッシュメモリ |
| US08/784,374 US5802002A (en) | 1996-01-17 | 1997-01-17 | Cache memory device of DRAM configuration without refresh function |
| KR1019970001273A KR100221748B1 (ko) | 1996-01-17 | 1997-01-17 | 리프레쉬 기능이 없는 dram 구성의 캐쉬 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8005898A JP2885162B2 (ja) | 1996-01-17 | 1996-01-17 | キャッシュメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09198313A JPH09198313A (ja) | 1997-07-31 |
| JP2885162B2 true JP2885162B2 (ja) | 1999-04-19 |
Family
ID=11623720
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8005898A Expired - Lifetime JP2885162B2 (ja) | 1996-01-17 | 1996-01-17 | キャッシュメモリ |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5802002A (ja) |
| JP (1) | JP2885162B2 (ja) |
| KR (1) | KR100221748B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6044433A (en) * | 1996-08-09 | 2000-03-28 | Micron Technology, Inc. | DRAM cache |
| JP3228154B2 (ja) * | 1996-10-18 | 2001-11-12 | 日本電気株式会社 | 半導体記憶装置 |
| US6201729B1 (en) * | 1999-02-01 | 2001-03-13 | Cisco Technology Inc. | DRAM hidden row access method and apparatus |
| US6151664A (en) * | 1999-06-09 | 2000-11-21 | International Business Machines Corporation | Programmable SRAM and DRAM cache interface with preset access priorities |
| US6587936B1 (en) | 2001-02-21 | 2003-07-01 | Cisco Technology, Inc. | Multi-bank memory access method and apparatus |
| US7184328B2 (en) * | 2004-10-18 | 2007-02-27 | Infineon Technologies Ag | DQS for data from a memory array |
| JP2012256406A (ja) * | 2011-04-08 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 記憶装置、及び当該記憶装置を用いた半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA2011518C (en) * | 1989-04-25 | 1993-04-20 | Ronald N. Fortino | Distributed cache dram chip and control method |
| JP3305056B2 (ja) * | 1993-08-31 | 2002-07-22 | 沖電気工業株式会社 | ダイナミックｒａｍ |
-
1996
- 1996-01-17 JP JP8005898A patent/JP2885162B2/ja not_active Expired - Lifetime
-
1997
- 1997-01-17 KR KR1019970001273A patent/KR100221748B1/ko not_active IP Right Cessation
- 1997-01-17 US US08/784,374 patent/US5802002A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100221748B1 (ko) | 1999-09-15 |
| JPH09198313A (ja) | 1997-07-31 |
| US5802002A (en) | 1998-09-01 |
| KR970059911A (ko) | 1997-08-12 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990112 |