JP3305056B2 - ダイナミックｒａｍ - Google Patents
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
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- G11C11/408—Address circuits
- G11C11/4087—Address decoders, e.g. bit - or word line decoders; Multiple line decoders
-
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
- G06F12/0893—Caches characterised by their organisation or structure
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- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Dram (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、タグ（以下、ＴＡＧと
いう）メモリを搭載したダイナミックＲＡＭ（以下、Ｄ
ＲＡＭという）に関するものである。
いう）メモリを搭載したダイナミックＲＡＭ（以下、Ｄ
ＲＡＭという）に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば、次のような文献に記載されるものがあった。 文献１；1990 SYMPOSIUM ON VLSI CIRCUITS DIGEST OF
TECHNICAL PAPERS(1990 シンポジウム オン ブイエ
ルエスアイ サーキッツ ダイジェスト オブ テクニ
カル ペイパーズ）、［JUNE 7-9］（1990）The IEEE S
olid State-Circuits Council and The Japan Society
of Appiied Physics、（米）、K.Arimoto et al.“A CI
RCUIT DESIGN OF INTELLIGENT CDRAM WITH AUTOMATC W
RITE BACK CAPABILITY”p.79-80 従来、大規模なＤＲＡＭを高速にアクセスする手法とし
て、ＤＲＡＭに加えてＴＡＧメモリ及びキャッシュを合
わせて搭載する提案がなされている。図２は、従来のＴ
ＡＧメモリ搭載のＤＲＡＭを示す構成ブロック図であ
る。図２のＤＲＡＭは、複数のワードラインＷＬ、複数
のビットラインＢＬ、及び該ワードラインＷＬとビット
ラインＢＬとの交点に適宜設けられたダイナミック型メ
モリセル（以下、ＭＣという）からなる複数のサブアレ
イ１０1〜１０mと、Ｘアドレスをデコードして各サブア
レイ１０1〜１０m中のワードラインＷＬを活性化するＸ
デコーダ１１1〜１１mとを備えている。さらに、このＤ
ＲＡＭは、各サブアレイ１０1〜１０mのビットラインＢ
Ｌを介してＭＣに対してデータを入出力するセンスアン
プ列１２1〜１２mと、Ｙアドレスをデコードしてセンス
アンプ列１２1〜１２m中のセンスアンプを選択して読み
出し及び書き込みを行うためのＹデコーダ２０と、Ｙデ
コーダ２０とほぼ平行に配置されたスタティックＲＡＭ
（以下、ＳＲＡＭという）のキャッシュ（ＣＡＣＨＥ）
３０と、ＴＡＧメモリ４０とを、設けている。
例えば、次のような文献に記載されるものがあった。 文献１；1990 SYMPOSIUM ON VLSI CIRCUITS DIGEST OF
TECHNICAL PAPERS(1990 シンポジウム オン ブイエ
ルエスアイ サーキッツ ダイジェスト オブ テクニ
カル ペイパーズ）、［JUNE 7-9］（1990）The IEEE S
olid State-Circuits Council and The Japan Society
of Appiied Physics、（米）、K.Arimoto et al.“A CI
RCUIT DESIGN OF INTELLIGENT CDRAM WITH AUTOMATC W
RITE BACK CAPABILITY”p.79-80 従来、大規模なＤＲＡＭを高速にアクセスする手法とし
て、ＤＲＡＭに加えてＴＡＧメモリ及びキャッシュを合
わせて搭載する提案がなされている。図２は、従来のＴ
ＡＧメモリ搭載のＤＲＡＭを示す構成ブロック図であ
る。図２のＤＲＡＭは、複数のワードラインＷＬ、複数
のビットラインＢＬ、及び該ワードラインＷＬとビット
ラインＢＬとの交点に適宜設けられたダイナミック型メ
モリセル（以下、ＭＣという）からなる複数のサブアレ
イ１０1〜１０mと、Ｘアドレスをデコードして各サブア
レイ１０1〜１０m中のワードラインＷＬを活性化するＸ
デコーダ１１1〜１１mとを備えている。さらに、このＤ
ＲＡＭは、各サブアレイ１０1〜１０mのビットラインＢ
Ｌを介してＭＣに対してデータを入出力するセンスアン
プ列１２1〜１２mと、Ｙアドレスをデコードしてセンス
アンプ列１２1〜１２m中のセンスアンプを選択して読み
出し及び書き込みを行うためのＹデコーダ２０と、Ｙデ
コーダ２０とほぼ平行に配置されたスタティックＲＡＭ
（以下、ＳＲＡＭという）のキャッシュ（ＣＡＣＨＥ）
３０と、ＴＡＧメモリ４０とを、設けている。
【０００３】ＴＡＧメモリ４０は、Ｘアドレス及びＹア
ドレスを１組のＴＡＧアドレスとして保持し、このＴＡ
Ｇメモリ４０は、１組のＴＡＧアドレスをそれぞれ保持
する複数のＴＡＧブロック４１，４２，…を有してい
る。各ＴＡＧアドレスに対応したデータが、キャッシュ
３０内の各ブロック３１，３２，…に保持されている。
キャッシュ３０内の各ブロック３１，３２，…に保持さ
れているデータは、センスアンプ列１２1〜１２m中のＴ
ＡＧブロックに対応したブロックの内の一部分が、Ｙデ
コーダ２０により選択されてロードされる。図２のＤＲ
ＡＭでは、例えば読出し動作のとき、Ｘアドレス及びＹ
アドレスが確定すると、ＴＡＧメモリ４０内にそのアド
レスに対応したＴＡＧアドレスの存否が確認される。Ｔ
ＡＧアドレスがＴＡＧメモリ４０内に存在した場合、即
ちヒットした場合、ＳＲＡＭのキャッシュ３０から対応
したデータが高速に読み出される。以上のように、ＤＲ
ＡＭの回路に加えて、ＴＡＧメモリ及びＳＲＡＭのキャ
ッシュを搭載した大容量のＤＲＡＭは、高速なアクセス
が可能であると提案されている。この方式では、センス
アンプ列１２1〜１２mのデータをキャッシュ３０にマッ
ピングする際、Ｘアドレス及びＹアドレスの両方を必要
とする。また、リフレッシュは、サブアレイ毎に行われ
るので、リフレッシュ時に更新されるセンスアンプ列１
２1〜１２mのデータとＴＡＧメモリ４０内のＴＡＧブロ
ック４１，４２，…のＴＡＧアドレスは、必ずしも対応
していない。また、従来のＴＡＧメモリにおいて、外部
からのＸアドレス及びＹアドレスが図示しないバッファ
手段を介したのみで、論理レベルの処理を行わずに直接
入力されている。
ドレスを１組のＴＡＧアドレスとして保持し、このＴＡ
Ｇメモリ４０は、１組のＴＡＧアドレスをそれぞれ保持
する複数のＴＡＧブロック４１，４２，…を有してい
る。各ＴＡＧアドレスに対応したデータが、キャッシュ
３０内の各ブロック３１，３２，…に保持されている。
キャッシュ３０内の各ブロック３１，３２，…に保持さ
れているデータは、センスアンプ列１２1〜１２m中のＴ
ＡＧブロックに対応したブロックの内の一部分が、Ｙデ
コーダ２０により選択されてロードされる。図２のＤＲ
ＡＭでは、例えば読出し動作のとき、Ｘアドレス及びＹ
アドレスが確定すると、ＴＡＧメモリ４０内にそのアド
レスに対応したＴＡＧアドレスの存否が確認される。Ｔ
ＡＧアドレスがＴＡＧメモリ４０内に存在した場合、即
ちヒットした場合、ＳＲＡＭのキャッシュ３０から対応
したデータが高速に読み出される。以上のように、ＤＲ
ＡＭの回路に加えて、ＴＡＧメモリ及びＳＲＡＭのキャ
ッシュを搭載した大容量のＤＲＡＭは、高速なアクセス
が可能であると提案されている。この方式では、センス
アンプ列１２1〜１２mのデータをキャッシュ３０にマッ
ピングする際、Ｘアドレス及びＹアドレスの両方を必要
とする。また、リフレッシュは、サブアレイ毎に行われ
るので、リフレッシュ時に更新されるセンスアンプ列１
２1〜１２mのデータとＴＡＧメモリ４０内のＴＡＧブロ
ック４１，４２，…のＴＡＧアドレスは、必ずしも対応
していない。また、従来のＴＡＧメモリにおいて、外部
からのＸアドレス及びＹアドレスが図示しないバッファ
手段を介したのみで、論理レベルの処理を行わずに直接
入力されている。
【０００４】
【発明が解決しようとする課題】しかしながら、従来の
ＤＲＡＭにおいては、次のような課題があった。図２の
ＤＲＡＭには、ＴＡＧメモリ及びＳＲＡＭのキャッシュ
３０の面積分チップサイズが増加しコストがアップする
という課題があった。そこで、ＤＲＡＭ回路中のセンス
アンプをキャッシュとして制御する方法が別に提案され
ている。しかしながら、多数のブロックからなるＴＡＧ
メモリをＹデコーダに沿って設けたＤＲＡＭにおいて、
センスアンプをキャッシュとして制御しようとすると、
リフレッシュ時にセンスアンプ列のデータが更新される
ため、これに対応するＴＡＧメモリ中のＴＡＧブロック
のアドレスをパージ（Purge)しなくてはならない。一
方、ＴＡＧメモリは、Ｙデコーダと平行に設けられ、各
ＴＡＧブロックが、センスアンプ列の一部としか対応し
ていないので、リフレッシュ時にすべてのＴＡＧブロッ
クに保持されているＴＡＧアドレスをパージする必要が
あった。そのため、キャッシュにおけるヒットする確
率、即ちヒットレートが大幅に低下していた。このよう
に、従来のＴＡＧメモリ搭載のＤＲＡＭの構成では、チ
ップサイズの低減とヒットレートの向上を両立させるこ
とが困難であった。また、Ｘアドレス及びＹアドレスが
多重化されて転送されるアドレス多重型のインタフェイ
スを採用した場合、Ｘアドレス及びＹアドレスの両方の
入力が終了するまで、ＴＡＧメモリにおけるヒットまた
はミスの判定ができない。ヒットしない場合のミス時に
は、ヒットまたはミスの判定後、ＭＣを介してデータの
読み出しが行われるので、ミス時におけるアクセス時間
の遅延が、大幅に増加していた。
ＤＲＡＭにおいては、次のような課題があった。図２の
ＤＲＡＭには、ＴＡＧメモリ及びＳＲＡＭのキャッシュ
３０の面積分チップサイズが増加しコストがアップする
という課題があった。そこで、ＤＲＡＭ回路中のセンス
アンプをキャッシュとして制御する方法が別に提案され
ている。しかしながら、多数のブロックからなるＴＡＧ
メモリをＹデコーダに沿って設けたＤＲＡＭにおいて、
センスアンプをキャッシュとして制御しようとすると、
リフレッシュ時にセンスアンプ列のデータが更新される
ため、これに対応するＴＡＧメモリ中のＴＡＧブロック
のアドレスをパージ（Purge)しなくてはならない。一
方、ＴＡＧメモリは、Ｙデコーダと平行に設けられ、各
ＴＡＧブロックが、センスアンプ列の一部としか対応し
ていないので、リフレッシュ時にすべてのＴＡＧブロッ
クに保持されているＴＡＧアドレスをパージする必要が
あった。そのため、キャッシュにおけるヒットする確
率、即ちヒットレートが大幅に低下していた。このよう
に、従来のＴＡＧメモリ搭載のＤＲＡＭの構成では、チ
ップサイズの低減とヒットレートの向上を両立させるこ
とが困難であった。また、Ｘアドレス及びＹアドレスが
多重化されて転送されるアドレス多重型のインタフェイ
スを採用した場合、Ｘアドレス及びＹアドレスの両方の
入力が終了するまで、ＴＡＧメモリにおけるヒットまた
はミスの判定ができない。ヒットしない場合のミス時に
は、ヒットまたはミスの判定後、ＭＣを介してデータの
読み出しが行われるので、ミス時におけるアクセス時間
の遅延が、大幅に増加していた。
【０００５】一方、従来のＴＡＧメモリ搭載のＤＲＡＭ
では、ＴＡＧメモリ４０に対して外部からのアドレスを
バッファ手段を介したのみで直接入力している。アドレ
スの階層デコードが必要な大規模メモリにおいて、無用
の配線の引き回しを避けるためには、ＴＡＧメモリ４０
を最初のデコード手段の手前に配置しなければならなか
った。その結果、従来の構成のＤＲＡＭでは、ＴＡＧメ
モリの配置が制約され、Ｙデコーダに沿ってＴＡＧメモ
リを配置せざるを得なかった。本発明は前記従来技術が
持っていた課題として、チップサイズが増大する、チッ
プサイズを小さくするとヒットレートが低下する、及び
ＴＡＧメモリの配置が制約される点について解決をした
ＤＲＡＭを提供するものである。
では、ＴＡＧメモリ４０に対して外部からのアドレスを
バッファ手段を介したのみで直接入力している。アドレ
スの階層デコードが必要な大規模メモリにおいて、無用
の配線の引き回しを避けるためには、ＴＡＧメモリ４０
を最初のデコード手段の手前に配置しなければならなか
った。その結果、従来の構成のＤＲＡＭでは、ＴＡＧメ
モリの配置が制約され、Ｙデコーダに沿ってＴＡＧメモ
リを配置せざるを得なかった。本発明は前記従来技術が
持っていた課題として、チップサイズが増大する、チッ
プサイズを小さくするとヒットレートが低下する、及び
ＴＡＧメモリの配置が制約される点について解決をした
ＤＲＡＭを提供するものである。
【０００６】
【課題を解決するための手段】前記課題を解決するため
に、本発明のうちの第１の発明では、複数のワードライ
ン及びビットラインの交差箇所にそれぞれ接続された複
数のメモリセルを有する複数のサブアレイと、Ｘアドレ
スをデコードして前記ワードラインを選択するＸデコー
ダと、前記メモリセルから読み出された前記ビットライ
ン上の読出しデータを検知増幅するセンスアンプ列と、
前記センスアンプ列をキャッシュとして制御するサブア
レイ制御手段と、を備えたＤＲＡＭにおいて、次のよう
な手段を講じている。即ち、第１の発明では、前記Ｘア
ドレスと論理的に同値なアドレスを入力し、アクセス時
において同時に活性化される前記サブアレイに対して割
り当てられるＴＡＧアドレスを保持する複数のＴＡＧブ
ロックを有するＴＡＧメモリと、前記ＴＡＧブロック毎
に配置され、前記サブアレイのリフレッシュ終了後に、
前記サブアレイに対応した前記ＴＡＧブロック及び前記
センスアンプ列をパージする複数の制御手段と、を設け
ている。
に、本発明のうちの第１の発明では、複数のワードライ
ン及びビットラインの交差箇所にそれぞれ接続された複
数のメモリセルを有する複数のサブアレイと、Ｘアドレ
スをデコードして前記ワードラインを選択するＸデコー
ダと、前記メモリセルから読み出された前記ビットライ
ン上の読出しデータを検知増幅するセンスアンプ列と、
前記センスアンプ列をキャッシュとして制御するサブア
レイ制御手段と、を備えたＤＲＡＭにおいて、次のよう
な手段を講じている。即ち、第１の発明では、前記Ｘア
ドレスと論理的に同値なアドレスを入力し、アクセス時
において同時に活性化される前記サブアレイに対して割
り当てられるＴＡＧアドレスを保持する複数のＴＡＧブ
ロックを有するＴＡＧメモリと、前記ＴＡＧブロック毎
に配置され、前記サブアレイのリフレッシュ終了後に、
前記サブアレイに対応した前記ＴＡＧブロック及び前記
センスアンプ列をパージする複数の制御手段と、を設け
ている。
【０００７】第２の発明では、複数のワードライン及び
ビットラインの交差箇所にそれぞれ接続された複数のメ
モリセルを有する複数のサブアレイと、Ｘアドレスをデ
コードして前記ワードラインを選択するＸデコーダと、
互いに隣接する前記サブアレイ毎に設けられ、前記複数
のサブアレイのメモリセルから読み出された前記ビット
ライン上の読出しデータを検知増幅するセンスアンプ列
と、を備えたＤＲＡＭにおいて、次のような手段を講じ
ている。即ち、第３の発明では、前記Ｘアドレスと論理
的に同値なアドレスを入力し、アクセス時において同時
に活性化される前記サブアレイに対して割り当てられる
ＴＡＧアドレスを保持する複数のＴＡＧブロックを有す
るＴＡＧメモリと、前記ＴＡＧブロック毎に配置され、
前記センスアンプ列をキャッシュとして制御する複数の
サブアレイ制御手段と、互いに隣接する前記サブアレイ
制御手段対の出力の一部に対して一方の出力を有効と
し、他方を無効とするセンスアンプ調停手段と、を設け
ている。 さらに、前記ＴＡＧブロックに対応する前記サ
ブアレイに隣接する前記サブアレイの活性化状態を検出
して前記ＴＡＧブロックに保持されているデータをパー
ジする第１のパージ手段と、前記ＴＡＧブロックに対応
する前記サブアレイのリフレッシュ動作を検出して前記
リフレッシュ動作の終了時に前記ＴＡＧブロック に保持
されているデータをパージする第２のパージ手段と、を
前記各ＴＡＧブロック毎に設けている。
ビットラインの交差箇所にそれぞれ接続された複数のメ
モリセルを有する複数のサブアレイと、Ｘアドレスをデ
コードして前記ワードラインを選択するＸデコーダと、
互いに隣接する前記サブアレイ毎に設けられ、前記複数
のサブアレイのメモリセルから読み出された前記ビット
ライン上の読出しデータを検知増幅するセンスアンプ列
と、を備えたＤＲＡＭにおいて、次のような手段を講じ
ている。即ち、第３の発明では、前記Ｘアドレスと論理
的に同値なアドレスを入力し、アクセス時において同時
に活性化される前記サブアレイに対して割り当てられる
ＴＡＧアドレスを保持する複数のＴＡＧブロックを有す
るＴＡＧメモリと、前記ＴＡＧブロック毎に配置され、
前記センスアンプ列をキャッシュとして制御する複数の
サブアレイ制御手段と、互いに隣接する前記サブアレイ
制御手段対の出力の一部に対して一方の出力を有効と
し、他方を無効とするセンスアンプ調停手段と、を設け
ている。 さらに、前記ＴＡＧブロックに対応する前記サ
ブアレイに隣接する前記サブアレイの活性化状態を検出
して前記ＴＡＧブロックに保持されているデータをパー
ジする第１のパージ手段と、前記ＴＡＧブロックに対応
する前記サブアレイのリフレッシュ動作を検出して前記
リフレッシュ動作の終了時に前記ＴＡＧブロック に保持
されているデータをパージする第２のパージ手段と、を
前記各ＴＡＧブロック毎に設けている。
【０００８】第３の発明では、複数のワードライン及び
ビットラインの交差箇所にそれぞれ接続された複数のメ
モリセルを有するサブアレイと、アドレスをデコードし
て前記メモリセルを選択するデコード手段と、を備えた
ＤＲＡＭにおいて、次のような手段を講じている。即
ち、アドレスをプリデコードして中間アドレスを出力す
る第１のデコード手段と、前記中間アドレスを伝達する
第１の中間アドレスバスと、前記第１の中間アドレスバ
スに接続された複数のブロックよりなるＴＡＧメモリ
と、をＤＲＡＭに設けている。そして、その前記ＴＡＧ
メモリの各ブロックは、前記中間アドレスをロードして
保持すると共に前記中間アドレスを前記デコード手段へ
供給するＴＡＧアドレス保持手段と、前記第１の中間ア
ドレスバス上のアドレスと前記ＴＡＧアドレス保持手段
の保持アドレスとを比較するアドレス比較手段と、前記
ＴＡＧアドレス保持手段の保持している各ビットをすべ
て非活性化するパージ手段と、を有している。第４の発
明では、請求項１または２記載のＤＲＡＭにおいて、前
記Ｘデコーダと前記ＴＡＧメモリを互いに隣接かつ平行
にチップの中央部に配置すると共に、前記Ｘデコーダ及
び前記ＴＡＧメモリの配置領域の両外側に同時にアクセ
スされる前記複数のサブアレイを対向して配置してい
る。
ビットラインの交差箇所にそれぞれ接続された複数のメ
モリセルを有するサブアレイと、アドレスをデコードし
て前記メモリセルを選択するデコード手段と、を備えた
ＤＲＡＭにおいて、次のような手段を講じている。即
ち、アドレスをプリデコードして中間アドレスを出力す
る第１のデコード手段と、前記中間アドレスを伝達する
第１の中間アドレスバスと、前記第１の中間アドレスバ
スに接続された複数のブロックよりなるＴＡＧメモリ
と、をＤＲＡＭに設けている。そして、その前記ＴＡＧ
メモリの各ブロックは、前記中間アドレスをロードして
保持すると共に前記中間アドレスを前記デコード手段へ
供給するＴＡＧアドレス保持手段と、前記第１の中間ア
ドレスバス上のアドレスと前記ＴＡＧアドレス保持手段
の保持アドレスとを比較するアドレス比較手段と、前記
ＴＡＧアドレス保持手段の保持している各ビットをすべ
て非活性化するパージ手段と、を有している。第４の発
明では、請求項１または２記載のＤＲＡＭにおいて、前
記Ｘデコーダと前記ＴＡＧメモリを互いに隣接かつ平行
にチップの中央部に配置すると共に、前記Ｘデコーダ及
び前記ＴＡＧメモリの配置領域の両外側に同時にアクセ
スされる前記複数のサブアレイを対向して配置してい
る。
【０００９】
【作用】第１の発明によれば、以上のようにＤＲＡＭを
構成したので、複数のサブアレイはデータを保持し、Ｘ
デコーダはＸアドレスをデコードしてサブアレイ中のワ
ードラインを選択活性化する。センスアンプ列は、サブ
アレイ中のビットライン上の読出しデータを検知増幅す
る。ＴＡＧメモリ内のＴＡＧブロックは、同時に活性化
される複数のサブアレイに対して共通のＴＡＧアドレス
を保持し、このＴＡＧアドレスに基づいて、サブアレイ
制御手段が前記センスアンプ列をキャッシュとして制御
する。例えば、読み出し時にヒットした場合、センスア
ンプ列上にラッチされていたデータが読み出される。そ
して、制御手段が、ＴＡＧブロック及びセンスアンプ列
に保持されているアドレス及びデータをパージする。
構成したので、複数のサブアレイはデータを保持し、Ｘ
デコーダはＸアドレスをデコードしてサブアレイ中のワ
ードラインを選択活性化する。センスアンプ列は、サブ
アレイ中のビットライン上の読出しデータを検知増幅す
る。ＴＡＧメモリ内のＴＡＧブロックは、同時に活性化
される複数のサブアレイに対して共通のＴＡＧアドレス
を保持し、このＴＡＧアドレスに基づいて、サブアレイ
制御手段が前記センスアンプ列をキャッシュとして制御
する。例えば、読み出し時にヒットした場合、センスア
ンプ列上にラッチされていたデータが読み出される。そ
して、制御手段が、ＴＡＧブロック及びセンスアンプ列
に保持されているアドレス及びデータをパージする。
【００１０】第２発明によれば、複数のサブアレイはデ
ータを保持し、ＸデコーダはＸアドレスをデコードして
サブアレイ中のワードラインを選択活性化する。センス
アンプ列は互いに隣接するサブアレイに対して、各サブ
アレイ中のビットライン上の読出しデータを検知増幅す
る。ＴＡＧメモリ内のＴＡＧブロックは、同時に活性化
される複数のサブアレイに対して共通のＴＡＧアドレス
を保持し、サブアレイ制御手段は、前記センスアンプ列
をキャッシュとして制御する。センスアンプ調停手段
は、隣接するサブアレイ制御手段の出力の一部に対し
て、その一方を有効、他方を無効とする。そして、第１
のパージ手段が、前記ＴＡＧブロックに隣接されたサブ
アレイの活性化状態を検出すると共に、該ＴＡＧブロッ
クに保持されている情報をパージする。また、第２のパ
ージ手段が、前記ＴＡＧブロックに対応するサブアレイ
のリフレッシュ動作を検出すると共に、該リフレッシュ
動作終了時にそのＴＡＧブロックに保持されている情報
をパージする。
ータを保持し、ＸデコーダはＸアドレスをデコードして
サブアレイ中のワードラインを選択活性化する。センス
アンプ列は互いに隣接するサブアレイに対して、各サブ
アレイ中のビットライン上の読出しデータを検知増幅す
る。ＴＡＧメモリ内のＴＡＧブロックは、同時に活性化
される複数のサブアレイに対して共通のＴＡＧアドレス
を保持し、サブアレイ制御手段は、前記センスアンプ列
をキャッシュとして制御する。センスアンプ調停手段
は、隣接するサブアレイ制御手段の出力の一部に対し
て、その一方を有効、他方を無効とする。そして、第１
のパージ手段が、前記ＴＡＧブロックに隣接されたサブ
アレイの活性化状態を検出すると共に、該ＴＡＧブロッ
クに保持されている情報をパージする。また、第２のパ
ージ手段が、前記ＴＡＧブロックに対応するサブアレイ
のリフレッシュ動作を検出すると共に、該リフレッシュ
動作終了時にそのＴＡＧブロックに保持されている情報
をパージする。
【００１１】第３の発明によれば、第１のデコード手段
がアドレスをプリデコードして中間アドレスを出力す
る。ＴＡＧメモリ内のＴＡＧアドレス保持手段が、中間
アドレスバスを介して前記中間アドレスをロードして保
持すると共に、その中間アドレスをＤＲＡＭのデコード
手段へ供給する。また、アドレス比較手段は、前記中間
アドレスバス上のアドレスとＴＡＧアドレス保持手段に
保持されているアドレスとを比較し、パージ手段が、該
ＴＡＧアドレス保持手段に保持されているアドレスを全
ビットを非活性化する。以上によってヒットまたはミス
の判定がなされる。一方、複数のサブアレイはデータを
保持し、デコード手段はアドレスをデコードしてサブア
レイ中のＭＣを選択する。第４の発明によれば、チップ
の中央部に互いに隣接かつ平行に配置されたＸデコーダ
とＴＡＧメモリが接続される。また、該ＸデコーダとＴ
ＡＧメモリの配置領域の両外側に対向して配置された、
同時にアクセスされる複数のサブアレイは、共通にＴＡ
Ｇメモリ内のＴＡＧブロックに接続される。従って、前
記課題を解決できるのである。
がアドレスをプリデコードして中間アドレスを出力す
る。ＴＡＧメモリ内のＴＡＧアドレス保持手段が、中間
アドレスバスを介して前記中間アドレスをロードして保
持すると共に、その中間アドレスをＤＲＡＭのデコード
手段へ供給する。また、アドレス比較手段は、前記中間
アドレスバス上のアドレスとＴＡＧアドレス保持手段に
保持されているアドレスとを比較し、パージ手段が、該
ＴＡＧアドレス保持手段に保持されているアドレスを全
ビットを非活性化する。以上によってヒットまたはミス
の判定がなされる。一方、複数のサブアレイはデータを
保持し、デコード手段はアドレスをデコードしてサブア
レイ中のＭＣを選択する。第４の発明によれば、チップ
の中央部に互いに隣接かつ平行に配置されたＸデコーダ
とＴＡＧメモリが接続される。また、該ＸデコーダとＴ
ＡＧメモリの配置領域の両外側に対向して配置された、
同時にアクセスされる複数のサブアレイは、共通にＴＡ
Ｇメモリ内のＴＡＧブロックに接続される。従って、前
記課題を解決できるのである。
【００１２】
【実施例】（第１の実施例） 図１は、本発明の第１の実施例を示すＤＲＡＭの構成ブ
ロック図である。図１のＤＲＡＭは高速アクセスを実施
するために、ＴＡＧメモリを設けている。このＤＲＡＭ
は、複数のワードラインＷＬ、複数のビットラインＢ
Ｌ、及び該ワードラインＷＬとビットラインＢＬとの交
点に適宜設けられたＭＣからなる複数のサブアレイ１０
０1，１００2，…と、ＸアドレスバスＸＡからのＸアド
レスの下位ビットをデコードして各サブアレイ１０
０1，１００2 ，…内のワードラインＷＬを選択活性化す
る複数のＸデコーダ１１０1，１１０2 ，…と、各サブ
アレイ１００1，１００2，…のビットラインＢＬに図示
しないスイッチ手段を介して接続された複数のセンスア
ンプ列１２０1，１２０2，…と、Ｙアドレスをデコード
して、その図示しないスイッチ手段をオン、オフするＹ
デコーダ１３０と、複数のＴＡＧメモリ１４０とを、備
えている。なお、各センスアンプ列１２０1，１２０2，
…は、それぞれサブアレイ１００1，１００2 ，…に対し
てキャッシュとして動作するので、以後、センスアンプ
キャッシュ１２０1，１２０2，…という。各センスアン
プキャッシュ１２０1，１２０2，…は、サブデータバス
ＳＤＢを介してデータバスＤＢに接続されている。
ロック図である。図１のＤＲＡＭは高速アクセスを実施
するために、ＴＡＧメモリを設けている。このＤＲＡＭ
は、複数のワードラインＷＬ、複数のビットラインＢ
Ｌ、及び該ワードラインＷＬとビットラインＢＬとの交
点に適宜設けられたＭＣからなる複数のサブアレイ１０
０1，１００2，…と、ＸアドレスバスＸＡからのＸアド
レスの下位ビットをデコードして各サブアレイ１０
０1，１００2 ，…内のワードラインＷＬを選択活性化す
る複数のＸデコーダ１１０1，１１０2 ，…と、各サブ
アレイ１００1，１００2，…のビットラインＢＬに図示
しないスイッチ手段を介して接続された複数のセンスア
ンプ列１２０1，１２０2，…と、Ｙアドレスをデコード
して、その図示しないスイッチ手段をオン、オフするＹ
デコーダ１３０と、複数のＴＡＧメモリ１４０とを、備
えている。なお、各センスアンプ列１２０1，１２０2，
…は、それぞれサブアレイ１００1，１００2 ，…に対し
てキャッシュとして動作するので、以後、センスアンプ
キャッシュ１２０1，１２０2，…という。各センスアン
プキャッシュ１２０1，１２０2，…は、サブデータバス
ＳＤＢを介してデータバスＤＢに接続されている。
【００１３】ＴＡＧメモリ１４０は、複数のＸデコーダ
１１０1，１１０2，…と同様に、ＸアドレスバスＸＡか
らＸアドレスの下位ビットをそれぞれ入力すると共に、
サブアレイアドレス線ＳＡＤからサブアレイアドレスと
してＸアドレスの上位ビットを入力する複数のＴＡＧブ
ロック１４０1，１４０2，…を有している。各ＴＡＧブ
ロック１４０1，１４０2，…は、入力されたＸアドレス
の下位ビットを保持すると共に、Ｘアドレスに応じてＴ
ＡＧ判定信号を出力する。各ＴＡＧブロック１４０1，
１４０2，…は、センスアンプキャッシュ１２０1，１２
０2，…、サブアレイ１００1，１００2，…、及びＸデ
コーダ１１０1，１１０2，…にそれぞれ対応して配置さ
れている。なお、サブアレイアドレスは、各ＴＡＧブロ
ック１４０1 ，１４０2，…内の、ブロック制御手段１
４０ｃに入力されている。図１のＤＲＡＭには、各ＴＡ
Ｇブロック１４０1，１４０2，…からの情報に基づい
て、センスアンプキャッシュ１２０1，１２０2，…、Ｔ
ＡＧブロック１４０1，１４０2，…及びＸデコーダ１１
０1，１１０2，…に対して、制御信号を出力する複数の
サブアレイ制御手段１５０1，１５０2，…が、それぞれ
設けられている。各サブアレイ制御手段１５０1，１５
０2，…からの制御信号によって、制御される制御単位
がそれぞれ形成される。例えばサブアレイ制御手段１５
０1 の制御信号により、図１に一点鎖線で示されるＴＡ
Ｇブロック１４０1 に対応した制御単位Ａが形成され
る。Ｙデコーダ１３０に接続された複数のカラム線ＣＬ
は、各サブアレイ１００1，１００2 ，…上に配線され
ており、サブデータバスＳＤＢとビットラインＢＬ間の
スイッチ手段を制御している。サブデータバスＳＤＢ
は、必要に応じてさらに別スイッチ手段を介してデータ
バスＤＢに接続される。また、本実施例において、各Ｘ
デコーダ１１０1，１１０2，…は、入力したＸアドレス
を保持する保持手段を備えている。
１１０1，１１０2，…と同様に、ＸアドレスバスＸＡか
らＸアドレスの下位ビットをそれぞれ入力すると共に、
サブアレイアドレス線ＳＡＤからサブアレイアドレスと
してＸアドレスの上位ビットを入力する複数のＴＡＧブ
ロック１４０1，１４０2，…を有している。各ＴＡＧブ
ロック１４０1，１４０2，…は、入力されたＸアドレス
の下位ビットを保持すると共に、Ｘアドレスに応じてＴ
ＡＧ判定信号を出力する。各ＴＡＧブロック１４０1，
１４０2，…は、センスアンプキャッシュ１２０1，１２
０2，…、サブアレイ１００1，１００2，…、及びＸデ
コーダ１１０1，１１０2，…にそれぞれ対応して配置さ
れている。なお、サブアレイアドレスは、各ＴＡＧブロ
ック１４０1 ，１４０2，…内の、ブロック制御手段１
４０ｃに入力されている。図１のＤＲＡＭには、各ＴＡ
Ｇブロック１４０1，１４０2，…からの情報に基づい
て、センスアンプキャッシュ１２０1，１２０2，…、Ｔ
ＡＧブロック１４０1，１４０2，…及びＸデコーダ１１
０1，１１０2，…に対して、制御信号を出力する複数の
サブアレイ制御手段１５０1，１５０2，…が、それぞれ
設けられている。各サブアレイ制御手段１５０1，１５
０2，…からの制御信号によって、制御される制御単位
がそれぞれ形成される。例えばサブアレイ制御手段１５
０1 の制御信号により、図１に一点鎖線で示されるＴＡ
Ｇブロック１４０1 に対応した制御単位Ａが形成され
る。Ｙデコーダ１３０に接続された複数のカラム線ＣＬ
は、各サブアレイ１００1，１００2 ，…上に配線され
ており、サブデータバスＳＤＢとビットラインＢＬ間の
スイッチ手段を制御している。サブデータバスＳＤＢ
は、必要に応じてさらに別スイッチ手段を介してデータ
バスＤＢに接続される。また、本実施例において、各Ｘ
デコーダ１１０1，１１０2，…は、入力したＸアドレス
を保持する保持手段を備えている。
【００１４】図３は、図１中のＴＡＧブロックを示す構
成ブロック図である。このＴＡＧブロックは、入力され
たＸアドレスの下位ビットをＴＡＧロード信号ＴＬによ
ってロードし、ＴＡＧアドレスとして保持するＴＡＧア
ドレス保持手段１４１と、そのＴＡＧアドレスと新たに
入力されたＸアドレスの下位ビットとを比較して“一
致”或いは“不一致”の信号を出力するアドレス比較手
段１４２と、各ＴＡＧブロックを制御するブロック制御
手段１４０ｃとを、備えている。各ブロック制御手段１
４０ｃは、ＴＡＧアドレスの有効或いは無効の状態を保
持するＴＡＧフラグ１４３をそれぞれ有し、サブアレイ
選択線からの信号とＴＡＧロード信号ＴＬとがゲート１
４４を介してそのＴＡＧフラグ１４３のセット端子に入
力される。また、サブアレイ選択線からの信号とリフレ
ッシュ信号ＲＥＦとタイミング信号Φｅとが、ゲート１
４５を介してＴＡＧフラグ１４３のリセット端子に入力
される。タイミング信号Φｅ及びΦｓと、ＴＡＧフラグ
１４３の出力と、アドレス比較手段１４２の出力とがゲ
ート１４６で判断され、ゲート１４６からＴＡＧ判定信
号の“ＨＩＴ”、“ＭＩＳＳ”、“ＥＭＰＴＹ”、また
は“ＰＵＲＧＥ”が出力される。制御単位における各動
作の始まりにおいて、“一致”かつ“有効”の状態であ
ればＴＡＧ判定信号の“ＨＩＴ”、“不一致”かつ“有
効”の状態であればＴＡＧ判定信号の“ＭＩＳＳ”、
“一致”、“不一致”にかかわらず“無効”のときＴＡ
Ｇ判定信号の“ＥＭＰＴＹ”が出力される。また、各動
作の終了時においては、“無効”のときＴＡＧ判定信号
の“ＰＵＲＧＥ”が活性化されて出力される。
成ブロック図である。このＴＡＧブロックは、入力され
たＸアドレスの下位ビットをＴＡＧロード信号ＴＬによ
ってロードし、ＴＡＧアドレスとして保持するＴＡＧア
ドレス保持手段１４１と、そのＴＡＧアドレスと新たに
入力されたＸアドレスの下位ビットとを比較して“一
致”或いは“不一致”の信号を出力するアドレス比較手
段１４２と、各ＴＡＧブロックを制御するブロック制御
手段１４０ｃとを、備えている。各ブロック制御手段１
４０ｃは、ＴＡＧアドレスの有効或いは無効の状態を保
持するＴＡＧフラグ１４３をそれぞれ有し、サブアレイ
選択線からの信号とＴＡＧロード信号ＴＬとがゲート１
４４を介してそのＴＡＧフラグ１４３のセット端子に入
力される。また、サブアレイ選択線からの信号とリフレ
ッシュ信号ＲＥＦとタイミング信号Φｅとが、ゲート１
４５を介してＴＡＧフラグ１４３のリセット端子に入力
される。タイミング信号Φｅ及びΦｓと、ＴＡＧフラグ
１４３の出力と、アドレス比較手段１４２の出力とがゲ
ート１４６で判断され、ゲート１４６からＴＡＧ判定信
号の“ＨＩＴ”、“ＭＩＳＳ”、“ＥＭＰＴＹ”、また
は“ＰＵＲＧＥ”が出力される。制御単位における各動
作の始まりにおいて、“一致”かつ“有効”の状態であ
ればＴＡＧ判定信号の“ＨＩＴ”、“不一致”かつ“有
効”の状態であればＴＡＧ判定信号の“ＭＩＳＳ”、
“一致”、“不一致”にかかわらず“無効”のときＴＡ
Ｇ判定信号の“ＥＭＰＴＹ”が出力される。また、各動
作の終了時においては、“無効”のときＴＡＧ判定信号
の“ＰＵＲＧＥ”が活性化されて出力される。
【００１５】次に、図１の動作の概要を説明する。図４
は、図１の動作を示すタイムチャートであり、図４を参
照しつつ、図１のＤＲＡＭの動作を説明する。図４の各
波形は、サブアレイアドレスによって活性化されたサブ
アレイとＴＡＧブロックに関するものである。図１のＤ
ＲＡＭの主要動作状態には、（１）ロードサイクルと、
（２）ヒットサイクルと、(３)ミスサイクルと、（４）
パージサイクルの４サイクルがある。なお、他のサブア
レイのみが活性化されていて、該サブアレイの変化の無
いＮｏｐサイクルが存在するが、ここでは省略する。
は、図１の動作を示すタイムチャートであり、図４を参
照しつつ、図１のＤＲＡＭの動作を説明する。図４の各
波形は、サブアレイアドレスによって活性化されたサブ
アレイとＴＡＧブロックに関するものである。図１のＤ
ＲＡＭの主要動作状態には、（１）ロードサイクルと、
（２）ヒットサイクルと、(３)ミスサイクルと、（４）
パージサイクルの４サイクルがある。なお、他のサブア
レイのみが活性化されていて、該サブアレイの変化の無
いＮｏｐサイクルが存在するが、ここでは省略する。
【００１６】（１）ロードサイクルにおける動作 サイクルの始まりにおいては、ワードラインＷＬがリセ
ット、ビットラインＢＬがイコライズされ、ＴＡＧフラ
グ１４３は、“無効”を出力している。そのため、サブ
アレイアドレスＳＡＤ及びＸアドレスバスＸＡが確定す
ると、ＴＡＧアドレスの状態にかかわらずＴＡＧ判定信
号の“ＥＭＰＴＹ”が活性化されてロードサイクルに入
る。サブアレイ制御手段１５０1，１５０2，…は、ＴＡ
Ｇ判定信号の“ＥＭＰＴＹ”を受けて、ＴＡＧロード信
号ＴＬを送出すると共に、Ｘアドレスバス上の情報をＸ
デコーダ１１０1，１１０2，…にロードする。その結
果、ＴＡＧアドレスがＴＡＧブロック１４０1，１４
０2，…に、ＸアドレスがＸデコーダ１１０1 ，１１０
2 ，…にそれぞれ保持される。Ｘデコーダ１１０1，１
１０2，…は、入力されたＸアドレスをデコードしてワ
ードラインＷＬを選択的に活性化し、ビットラインＢＬ
上に読出し電圧が得られる。続いて、サブアレイ制御手
段１５０1 ，１５０2 ，…により、センスアンプキャッ
シュ１２０1，１２０2，…が活性化される。また、ビッ
トラインＢＬからのデータが、センスアンプキャッシュ
１２０1，１２０2 ，…に増幅されてリストアされる。
即ち、データがセンスアンプキャッシュ１２０1，１２
０2，…にロードされる。キャッシュのロード以降は、
公知なＤＲＡＭのページ・モード時の動作と同様の動作
となる。活性化されたセンスアンプキャッシュ１２
０1，１２０2，…、において、Ｙアドレスの確定により
カラムラインＣＬで指定されたセンスアンプに対して、
カラムアクセス動作が行われる。即ち、カラムラインＣ
Ｌの制御によってデータバスＤＢよりデータの読み出し
及び書き込みが行われる。
ット、ビットラインＢＬがイコライズされ、ＴＡＧフラ
グ１４３は、“無効”を出力している。そのため、サブ
アレイアドレスＳＡＤ及びＸアドレスバスＸＡが確定す
ると、ＴＡＧアドレスの状態にかかわらずＴＡＧ判定信
号の“ＥＭＰＴＹ”が活性化されてロードサイクルに入
る。サブアレイ制御手段１５０1，１５０2，…は、ＴＡ
Ｇ判定信号の“ＥＭＰＴＹ”を受けて、ＴＡＧロード信
号ＴＬを送出すると共に、Ｘアドレスバス上の情報をＸ
デコーダ１１０1，１１０2，…にロードする。その結
果、ＴＡＧアドレスがＴＡＧブロック１４０1，１４
０2，…に、ＸアドレスがＸデコーダ１１０1 ，１１０
2 ，…にそれぞれ保持される。Ｘデコーダ１１０1，１
１０2，…は、入力されたＸアドレスをデコードしてワ
ードラインＷＬを選択的に活性化し、ビットラインＢＬ
上に読出し電圧が得られる。続いて、サブアレイ制御手
段１５０1 ，１５０2 ，…により、センスアンプキャッ
シュ１２０1，１２０2，…が活性化される。また、ビッ
トラインＢＬからのデータが、センスアンプキャッシュ
１２０1，１２０2 ，…に増幅されてリストアされる。
即ち、データがセンスアンプキャッシュ１２０1，１２
０2，…にロードされる。キャッシュのロード以降は、
公知なＤＲＡＭのページ・モード時の動作と同様の動作
となる。活性化されたセンスアンプキャッシュ１２
０1，１２０2，…、において、Ｙアドレスの確定により
カラムラインＣＬで指定されたセンスアンプに対して、
カラムアクセス動作が行われる。即ち、カラムラインＣ
Ｌの制御によってデータバスＤＢよりデータの読み出し
及び書き込みが行われる。
【００１７】（２）ヒットサイクルにおける動作 サイクルの初期には、ワードラインＷＬがセット状態、
ＴＡＧフラグ１４３が“有効”であり、ＴＡＧブロック
１４０1，１４０2，…はＴＡＧアドレスを、Ｘデコーダ
１１０1，１１０2，…は、前回のアクセス時のＸアドレ
スを、センスアンプキャッシュ１２０1，１２０2，…
は、前回のアクセス時のデータをそれぞれ保持してい
る。ここで、サブアレイアドレスＳＡＤ及びＸアドレス
バスＸＡが確定すると、ＴＡＧアドレスとＸアドレスバ
スＸＡの情報が比較され、両者が一致すれば、ＴＡＧ判
定信号の“ＨＩＴ”が活性化され、ヒットサイクルに入
る。これ以降は、図４では省略しているが、ＴＡＧブロ
ック１４０1，１４０2，…及びサブアレイ１００1，１
００2，…の各状態がそのまま保持され、その状態でカ
ラムアクセス動作が実施される。
ＴＡＧフラグ１４３が“有効”であり、ＴＡＧブロック
１４０1，１４０2，…はＴＡＧアドレスを、Ｘデコーダ
１１０1，１１０2，…は、前回のアクセス時のＸアドレ
スを、センスアンプキャッシュ１２０1，１２０2，…
は、前回のアクセス時のデータをそれぞれ保持してい
る。ここで、サブアレイアドレスＳＡＤ及びＸアドレス
バスＸＡが確定すると、ＴＡＧアドレスとＸアドレスバ
スＸＡの情報が比較され、両者が一致すれば、ＴＡＧ判
定信号の“ＨＩＴ”が活性化され、ヒットサイクルに入
る。これ以降は、図４では省略しているが、ＴＡＧブロ
ック１４０1，１４０2，…及びサブアレイ１００1，１
００2，…の各状態がそのまま保持され、その状態でカ
ラムアクセス動作が実施される。
【００１８】（３）ミスサイクルにおける動作 サイクルの初期の状態は、（２）ヒットサイクルの初期
状態と同様である。ここで、サブアレイアドレスＳＡＤ
及びＸアドレスバスＸＡが確定すると、ＴＡＧアドレス
とＸアドレスバスＸＡの情報が比較される。この両者が
不一致であるとＴＡＧ判定信号の“ＭＩＳＳ”が活性化
され、ミスサイクルに入る。サブアレイ制御手段１５０
1，１５０2，…は、このＴＡＧ判定信号の“ＭＩＳＳ”
を受けてＸデコーダ１１０1，１１０2，…中に保持され
ているＸアドレスをパージすると共にワードラインＷＬ
1 をリセットする。次に、ＴＡＧ判定信号の“ＭＩＳ
Ｓ”により、センスアンプキャッシュ１２０1，１２
０2，…は、不活性状態となり、センスアンプキャッシ
ュ１２０1，１２０2，…にラッチされているデータをパ
ージすると共に、ビットラインＢＬをイコライズする。
この後、サブアレイ制御手段１５０1，１５０2，…は、
ＴＡＧロード信号ＴＬをＴＡＧブロック１４０1，１４
０2，…へ送出する。ＴＡＧブロック１４０1 ，１４０2
，…は、そのＴＡＧロード信号ＴＬを受けて新しいＸ
アドレスバスの情報をＴＡＧアドレスとしてＴＡＧアド
レス保持手段１４１に保持する。一方、Ｘデコーダ１１
０1，１１０2，…は、新しいＸアドレスバスの情報を保
持する。この結果、ＴＡＧブロック１４０1，１４０2，
…及びＸデコーダ１１０1 ，１１０2 ，…の保持情報
は、更新される。次に、Ｘデコーダ１１０1，１１０2，
…により新たに選択されたワードラインＷＬ2 がセット
され、ビットラインＢＬ上に読出し電圧が生じる。続い
て、サブアレイ制御手段１５０1，１５０2，…によって
センスアンプキャッシュ１２０1，１２０2，…が再度活
性化され、ビットラインＢＬの電圧が増幅されてリスト
アされる。即ち、センスアンプキャッシュ１２０1，１
２０2，…におけるデータが更新される。この後、図示
しないカラムアクセス動作が実施される。
状態と同様である。ここで、サブアレイアドレスＳＡＤ
及びＸアドレスバスＸＡが確定すると、ＴＡＧアドレス
とＸアドレスバスＸＡの情報が比較される。この両者が
不一致であるとＴＡＧ判定信号の“ＭＩＳＳ”が活性化
され、ミスサイクルに入る。サブアレイ制御手段１５０
1，１５０2，…は、このＴＡＧ判定信号の“ＭＩＳＳ”
を受けてＸデコーダ１１０1，１１０2，…中に保持され
ているＸアドレスをパージすると共にワードラインＷＬ
1 をリセットする。次に、ＴＡＧ判定信号の“ＭＩＳ
Ｓ”により、センスアンプキャッシュ１２０1，１２
０2，…は、不活性状態となり、センスアンプキャッシ
ュ１２０1，１２０2，…にラッチされているデータをパ
ージすると共に、ビットラインＢＬをイコライズする。
この後、サブアレイ制御手段１５０1，１５０2，…は、
ＴＡＧロード信号ＴＬをＴＡＧブロック１４０1，１４
０2，…へ送出する。ＴＡＧブロック１４０1 ，１４０2
，…は、そのＴＡＧロード信号ＴＬを受けて新しいＸ
アドレスバスの情報をＴＡＧアドレスとしてＴＡＧアド
レス保持手段１４１に保持する。一方、Ｘデコーダ１１
０1，１１０2，…は、新しいＸアドレスバスの情報を保
持する。この結果、ＴＡＧブロック１４０1，１４０2，
…及びＸデコーダ１１０1 ，１１０2 ，…の保持情報
は、更新される。次に、Ｘデコーダ１１０1，１１０2，
…により新たに選択されたワードラインＷＬ2 がセット
され、ビットラインＢＬ上に読出し電圧が生じる。続い
て、サブアレイ制御手段１５０1，１５０2，…によって
センスアンプキャッシュ１２０1，１２０2，…が再度活
性化され、ビットラインＢＬの電圧が増幅されてリスト
アされる。即ち、センスアンプキャッシュ１２０1，１
２０2，…におけるデータが更新される。この後、図示
しないカラムアクセス動作が実施される。
【００１９】（４）パージサイクルにおける動作 パージサイクルは、直前のサイクルがリフレッシュ動作
であった場合に、その動作の終了後に開始される。図４
のパージサイクルには、図４におけるミスサイクルがリ
フレッシュ動作であった場合の例が示されている。図４
のように、ミスサイクルがリフレッシュ動作である場
合、リフレッシュ信号ＲＥＦが、サイクル期間中活性化
している。そして、サイクル終了時にタイミング信号Φ
ｅの活性化に伴いＴＡＧフラグ１４３は、“無効”を出
力する。“無効”の信号を受けて、ゲート１４５におい
て、ＴＡＧ判定信号の“ＰＵＲＧＥ”が活性化される。
サブアレイ制御手段１５０1，１５０2，…は、ＴＡＧ判
定信号の“ＰＵＲＧＥ”を受けて、次のサイクル内に、
ＴＡＧメモリ１４０及びセンスアンプキャッシュ１２０
1，１２０2，…のパージを実施する。ただし、本実施例
の構成において、ＴＡＧフラグ１４３が既に“無効”と
なっているので、ＴＡＧメモリ１４０の保持情報自体の
リセットの必要はない。よって、センスアンプキャッシ
ュ１２０1，１２０2，…のパージのみ実施される。な
お、パージサイクルの開始時点での回路の状態は、ヒッ
トサイクルの開始時点と同じ状態である。パージサイク
ルが始まると、サブアレイ制御手段１５０1，１５０2，
…は、Ｘデコーダ１１０1，１１０2，…の保持情報をパ
ージすると共に、パージサイクルの前に選択されていた
ワードラインＷＬ2 をリセットする。次に、サブアレイ
制御手段１５０1，１５０2，…は、ＴＡＧ判定信号の
“ＰＵＲＧＥ”によってセンスアンプキャッシュ１２０
1，１２０2，…を非活性とし、ビットラインＢＬをイコ
ライズする。即ち、センスアンプキャッシュ１２０1，
１２０2，…にラッチされていたデータがパージされ
る。
であった場合に、その動作の終了後に開始される。図４
のパージサイクルには、図４におけるミスサイクルがリ
フレッシュ動作であった場合の例が示されている。図４
のように、ミスサイクルがリフレッシュ動作である場
合、リフレッシュ信号ＲＥＦが、サイクル期間中活性化
している。そして、サイクル終了時にタイミング信号Φ
ｅの活性化に伴いＴＡＧフラグ１４３は、“無効”を出
力する。“無効”の信号を受けて、ゲート１４５におい
て、ＴＡＧ判定信号の“ＰＵＲＧＥ”が活性化される。
サブアレイ制御手段１５０1，１５０2，…は、ＴＡＧ判
定信号の“ＰＵＲＧＥ”を受けて、次のサイクル内に、
ＴＡＧメモリ１４０及びセンスアンプキャッシュ１２０
1，１２０2，…のパージを実施する。ただし、本実施例
の構成において、ＴＡＧフラグ１４３が既に“無効”と
なっているので、ＴＡＧメモリ１４０の保持情報自体の
リセットの必要はない。よって、センスアンプキャッシ
ュ１２０1，１２０2，…のパージのみ実施される。な
お、パージサイクルの開始時点での回路の状態は、ヒッ
トサイクルの開始時点と同じ状態である。パージサイク
ルが始まると、サブアレイ制御手段１５０1，１５０2，
…は、Ｘデコーダ１１０1，１１０2，…の保持情報をパ
ージすると共に、パージサイクルの前に選択されていた
ワードラインＷＬ2 をリセットする。次に、サブアレイ
制御手段１５０1，１５０2，…は、ＴＡＧ判定信号の
“ＰＵＲＧＥ”によってセンスアンプキャッシュ１２０
1，１２０2，…を非活性とし、ビットラインＢＬをイコ
ライズする。即ち、センスアンプキャッシュ１２０1，
１２０2，…にラッチされていたデータがパージされ
る。
【００２０】以上のように、本実施例は、ＴＡＧメモリ
及びセンスアンプキャッシュが制御され、高速なアクセ
ス動作が実施される。本実施例は、さらに次のような利
点を有している。 （ａ） リフレッシュを含むアクセス時に活性化される
サブアレイ１００1 ，１００2，…に対応して、ＴＡＧ
ブロック１４０1，１４０2 ，…が設けられている。そ
のため、サブアレイ１００1，１００2，…中のリフレッ
シュされるサブアレイに対応したＴＡＧブロックのみが
パージされる。即ち、不必要にＴＡＧメモリがパージさ
れない。そのため、センスアンプ列をキャッシュとして
用いても、高いヒットレートを確保しつつ、チップサイ
ズの低減をすることができる。 （ｂ） リフレッシュされたサブアレイに対応したセン
スアンプキャッシュを次のサイクルでパージすることか
ら、それ以降のアクセス時に該サブアレイが選択された
場合に、改めてワードラインＷＬ及びセンスアンプ列を
リセットする必要がない。その結果、ミス時におけるア
クセス時間が短縮される。 （ｃ） 一般にリフレッシュ時のアドレスと、外部から
のアクセスのアドレスとの相関は無く、リフレッシュさ
れたサブアレイが再び次のアクセスで選定される場合、
ほとんどがミスアクセスとなる。そのため、（ｂ）のよ
うにミス時におけるアクセス時間を短縮することで、ア
クセス時間の平均値を小さくすることができる。 （ｄ） 待機時において、リフレッシュ動作と共にセン
スアンプキャッシュ１２０1，１２０2，…が逐次パージ
される。そのため、所定期間のリフレッシュインターバ
ルでは、センスアンプキャッシュ１２０1，１２０2，…
が非活性の状態となり、ビットラインＢＬがイコライズ
の状態となる。よって、従来のＤＲＡＭのように、セン
スアンプキャッシュがパージされずビットラインＢＬが
フルスイングした状態で待機するものに比較して、サブ
スレッショルド電流による待機電流の低減が図れる。 （ｅ） ＴＡＧメモリにおけるヒット或いはミスの判定
が、Ｘアドレスのみで可能であり、アドレス多重型のシ
ステムを構築しても、Ｙアドレスの確定を待つ必要がな
い。そのため、ミス時に従来のＤＲＡＭよりも速やかに
サブアレイのワードラインＷＬのリセットを開始するこ
とができ、アクセス時間の短縮を実現できる。
及びセンスアンプキャッシュが制御され、高速なアクセ
ス動作が実施される。本実施例は、さらに次のような利
点を有している。 （ａ） リフレッシュを含むアクセス時に活性化される
サブアレイ１００1 ，１００2，…に対応して、ＴＡＧ
ブロック１４０1，１４０2 ，…が設けられている。そ
のため、サブアレイ１００1，１００2，…中のリフレッ
シュされるサブアレイに対応したＴＡＧブロックのみが
パージされる。即ち、不必要にＴＡＧメモリがパージさ
れない。そのため、センスアンプ列をキャッシュとして
用いても、高いヒットレートを確保しつつ、チップサイ
ズの低減をすることができる。 （ｂ） リフレッシュされたサブアレイに対応したセン
スアンプキャッシュを次のサイクルでパージすることか
ら、それ以降のアクセス時に該サブアレイが選択された
場合に、改めてワードラインＷＬ及びセンスアンプ列を
リセットする必要がない。その結果、ミス時におけるア
クセス時間が短縮される。 （ｃ） 一般にリフレッシュ時のアドレスと、外部から
のアクセスのアドレスとの相関は無く、リフレッシュさ
れたサブアレイが再び次のアクセスで選定される場合、
ほとんどがミスアクセスとなる。そのため、（ｂ）のよ
うにミス時におけるアクセス時間を短縮することで、ア
クセス時間の平均値を小さくすることができる。 （ｄ） 待機時において、リフレッシュ動作と共にセン
スアンプキャッシュ１２０1，１２０2，…が逐次パージ
される。そのため、所定期間のリフレッシュインターバ
ルでは、センスアンプキャッシュ１２０1，１２０2，…
が非活性の状態となり、ビットラインＢＬがイコライズ
の状態となる。よって、従来のＤＲＡＭのように、セン
スアンプキャッシュがパージされずビットラインＢＬが
フルスイングした状態で待機するものに比較して、サブ
スレッショルド電流による待機電流の低減が図れる。 （ｅ） ＴＡＧメモリにおけるヒット或いはミスの判定
が、Ｘアドレスのみで可能であり、アドレス多重型のシ
ステムを構築しても、Ｙアドレスの確定を待つ必要がな
い。そのため、ミス時に従来のＤＲＡＭよりも速やかに
サブアレイのワードラインＷＬのリセットを開始するこ
とができ、アクセス時間の短縮を実現できる。
【００２１】なお、本発明において、第１の実施例に限
定されず、種々の変形及び展開が可能である。その変形
及び展開例としては、例えば次のようなものがある。 （Ａ） リフレッシュを含むアクセス時に同時に複数の
サブアレイとＴＡＧブロックの組が、活性化されてもよ
い。この場合、活性化されたサブアレイとＴＡＧブロッ
クの組には、同一のＸアドレスが入力され、同一の制御
が実施されることになる。例えば、図１中の２点鎖線
は、制御単位Ａに対して同時にアクセスされる制御単位
Ｂを示している。制御単位Ｂは、サブアレイとセンスア
ンプキャッシュとＸデコーダとサブアレイ制手段を有
し、共通のＴＡＧブロック１４０1 からの各種信号によ
って制御される。こうした構成にすることによって、同
時に多ビットの入出力を行うＤＲＡＭを実現することが
できる。 （Ｂ） レイアウト上可能であれば、１組のＴＡＧブロ
ック及びサブアレイ制御手段で、リフレッシュを含めた
アクセス時に、複数のサブアレイ及びＴＡＧブロックの
組が同時に活性化される構成にしてもよい。こうするこ
とによって、寄生容量の大きなワードラインＷＬ及びビ
ットラインＢＬを分割するので、より高速な動作が可能
となる。 （Ｃ） 通常のアクセス時には、複数組のサブアレイ及
びＴＡＧブロックがそれぞれ別サイクルで活性化し、リ
フレッシュ動作時には、同時に活性化するように制御さ
れてもよい。このことにより、リフレッシュ規格にかか
わらずサブアレイの数だけ、ＴＡＧアドレスを保持する
ことができる。従って、充分なエントリー数のＴＡＧメ
モリが確保され、ヒットレートの向上が図れる。 （Ｄ） 隣接するサブアレイ同志で、互いにセンスアン
プキャッシュを共有するシェアド・センスアンプ方式を
採用してもよい。シェアド・センスアンプ方式を採用す
る場合、各センスアンプキャッシュに対して、互いに隣
接するサブアレイ制御手段のいずれか一方の出力を有効
とし他方を無効とする調停手段と、各ＴＡＧブロック内
のブロック制御手段に配置され、隣接するサブアレイの
活性化を検出して該ＴＡＧブロックをパージする手段と
を設ければよい。シェアド・センスアンプ方式を採用す
ることで、さらにチップサイズの小さなＤＲＡＭとする
ことができる。
定されず、種々の変形及び展開が可能である。その変形
及び展開例としては、例えば次のようなものがある。 （Ａ） リフレッシュを含むアクセス時に同時に複数の
サブアレイとＴＡＧブロックの組が、活性化されてもよ
い。この場合、活性化されたサブアレイとＴＡＧブロッ
クの組には、同一のＸアドレスが入力され、同一の制御
が実施されることになる。例えば、図１中の２点鎖線
は、制御単位Ａに対して同時にアクセスされる制御単位
Ｂを示している。制御単位Ｂは、サブアレイとセンスア
ンプキャッシュとＸデコーダとサブアレイ制手段を有
し、共通のＴＡＧブロック１４０1 からの各種信号によ
って制御される。こうした構成にすることによって、同
時に多ビットの入出力を行うＤＲＡＭを実現することが
できる。 （Ｂ） レイアウト上可能であれば、１組のＴＡＧブロ
ック及びサブアレイ制御手段で、リフレッシュを含めた
アクセス時に、複数のサブアレイ及びＴＡＧブロックの
組が同時に活性化される構成にしてもよい。こうするこ
とによって、寄生容量の大きなワードラインＷＬ及びビ
ットラインＢＬを分割するので、より高速な動作が可能
となる。 （Ｃ） 通常のアクセス時には、複数組のサブアレイ及
びＴＡＧブロックがそれぞれ別サイクルで活性化し、リ
フレッシュ動作時には、同時に活性化するように制御さ
れてもよい。このことにより、リフレッシュ規格にかか
わらずサブアレイの数だけ、ＴＡＧアドレスを保持する
ことができる。従って、充分なエントリー数のＴＡＧメ
モリが確保され、ヒットレートの向上が図れる。 （Ｄ） 隣接するサブアレイ同志で、互いにセンスアン
プキャッシュを共有するシェアド・センスアンプ方式を
採用してもよい。シェアド・センスアンプ方式を採用す
る場合、各センスアンプキャッシュに対して、互いに隣
接するサブアレイ制御手段のいずれか一方の出力を有効
とし他方を無効とする調停手段と、各ＴＡＧブロック内
のブロック制御手段に配置され、隣接するサブアレイの
活性化を検出して該ＴＡＧブロックをパージする手段と
を設ければよい。シェアド・センスアンプ方式を採用す
ることで、さらにチップサイズの小さなＤＲＡＭとする
ことができる。
【００２２】（第２の実施例） 図５は、本発明の第２の実施例のＤＲＡＭのデコーダ部
を示す構成ブロック図である。図５には、請求項３に記
載のＤＲＡＭの回路の一部の構成図が示されている。図
５には、アドレスＡＤＤをプリデコードして中間アドレ
スを中間アドレスバスａ0 ，ａ1，…，ａmを介して出力
する第１のデコード手段２００と、その中間アドレスを
ロードして保持するＴＡＧメモリを構成するＴＡＧブロ
ック２１０と、アドレスをデコードしてメモリセルを選
択する第２のデコード手段２２０が示されている。中間
アドレスバスａ0，ａ1，…，ａmは、複数のＴＡＧブロ
ック２１０の各入力端子Ｉａ0 ，Ｉａ1，…，Ｉａmにそ
れぞれ接続され、ＴＡＧブロックの各出力端子Ｏａ0，
Ｏａ1，…，Ｏａmが、デコード手段２２０に接続されて
いる。
を示す構成ブロック図である。図５には、請求項３に記
載のＤＲＡＭの回路の一部の構成図が示されている。図
５には、アドレスＡＤＤをプリデコードして中間アドレ
スを中間アドレスバスａ0 ，ａ1，…，ａmを介して出力
する第１のデコード手段２００と、その中間アドレスを
ロードして保持するＴＡＧメモリを構成するＴＡＧブロ
ック２１０と、アドレスをデコードしてメモリセルを選
択する第２のデコード手段２２０が示されている。中間
アドレスバスａ0，ａ1，…，ａmは、複数のＴＡＧブロ
ック２１０の各入力端子Ｉａ0 ，Ｉａ1，…，Ｉａmにそ
れぞれ接続され、ＴＡＧブロックの各出力端子Ｏａ0，
Ｏａ1，…，Ｏａmが、デコード手段２２０に接続されて
いる。
【００２３】各ＴＡＧブロック２１０は、中間アドレス
バスａ0 ，ａ1 ，…，ａm のバス幅分のアドレス入力端
子Ｉａ0 ，Ｉａ1 ，…，Ｉａm を有し、このアドレス入
力端子Ｉａ0 ，Ｉａ1 ，…，Ｉａm に接続されてＴＡＧ
アドレスを保持する複数のＴＡＧアドレス保持回路２１
１1 ，２１１2 ，…，２１１m と、それらＴＡＧアドレ
ス保持回路２１１1 ，２１１2 ，…，２１１m の保持ア
ドレスをパージする複数のパージ回路２１２1 ，２１２
2 ，…，２１２m と、複数のアドレス比較回路２１
３1 ，２１３2 ，…，２１３m とを備えている。各ＴＡ
Ｇアドレス保持回路２１１1 ，２１１2 ，…，２１１m
は、保持情報を出力する出力端子Ｑと、保持情報を反転
して出力する出力端子ＱＢをそれぞれ有し、各ＴＡＧア
ドレス保持回路２１１1 ，２１１2 ，…，２１１m の出
力端子Ｑが、保持アドレス出力端子Ｏａ0 ，Ｏａ1 ，
…，Ｏａm に接続されている。また、各アドレス比較回
路２１３1 ，２１３2 ，…，２１３m の入力端子対は、
アドレス入力端子Ｉａ0 ，Ｉａ1 ，…，Ｉａm と、ＴＡ
Ｇアドレス保持回路２１１1，２１１2 ，…，２１１m
の出力端子ＱＢにそれぞれ接続されている。即ち、ｉ番
目のアドレス比較回路２１３i の入力端子対には、入力
端子Ｉａi とＴＡＧアドレス保持回路２１１i の出力端
子ＱＢとが、接続されている。また、アドレス比較回路
２１３1 ，２１３2 ，…，２１３m の出力は、共通に接
続されプリチャージ回路ＰＲと共にＨＩＴ／ＭＩＳＳ線
に接続されている。なお、各ＴＡＧブロック２１０に
は、該ブロックを制御する制御回路も含まれるが、説明
を省略する。
バスａ0 ，ａ1 ，…，ａm のバス幅分のアドレス入力端
子Ｉａ0 ，Ｉａ1 ，…，Ｉａm を有し、このアドレス入
力端子Ｉａ0 ，Ｉａ1 ，…，Ｉａm に接続されてＴＡＧ
アドレスを保持する複数のＴＡＧアドレス保持回路２１
１1 ，２１１2 ，…，２１１m と、それらＴＡＧアドレ
ス保持回路２１１1 ，２１１2 ，…，２１１m の保持ア
ドレスをパージする複数のパージ回路２１２1 ，２１２
2 ，…，２１２m と、複数のアドレス比較回路２１
３1 ，２１３2 ，…，２１３m とを備えている。各ＴＡ
Ｇアドレス保持回路２１１1 ，２１１2 ，…，２１１m
は、保持情報を出力する出力端子Ｑと、保持情報を反転
して出力する出力端子ＱＢをそれぞれ有し、各ＴＡＧア
ドレス保持回路２１１1 ，２１１2 ，…，２１１m の出
力端子Ｑが、保持アドレス出力端子Ｏａ0 ，Ｏａ1 ，
…，Ｏａm に接続されている。また、各アドレス比較回
路２１３1 ，２１３2 ，…，２１３m の入力端子対は、
アドレス入力端子Ｉａ0 ，Ｉａ1 ，…，Ｉａm と、ＴＡ
Ｇアドレス保持回路２１１1，２１１2 ，…，２１１m
の出力端子ＱＢにそれぞれ接続されている。即ち、ｉ番
目のアドレス比較回路２１３i の入力端子対には、入力
端子Ｉａi とＴＡＧアドレス保持回路２１１i の出力端
子ＱＢとが、接続されている。また、アドレス比較回路
２１３1 ，２１３2 ，…，２１３m の出力は、共通に接
続されプリチャージ回路ＰＲと共にＨＩＴ／ＭＩＳＳ線
に接続されている。なお、各ＴＡＧブロック２１０に
は、該ブロックを制御する制御回路も含まれるが、説明
を省略する。
【００２４】次に、図５の構成を備えたＤＲＡＭの動作
を説明する。１つのＴＡＧブロック２１０において、各
アドレス保持回路２１１1 ，２１１2 ，…，２１１
m は、１組のＴＡＧアドレスを保持するＴＡＧアドレス
保持手段２１１として作用する。同様に、各アドレス比
較回路２１３1 ，２１３2 ，…，２１３m は、１つのＴ
ＡＧブロックのアドレス比較手段２１３として動作し、
各パージ回路２１２1 ，２１２2 ，…，２１２m が、１
つのパージ手段２１２として動作する。ＤＲＡＭの各動
作サイクルの初期には、プリチャージ回路ＰＲによって
ＨＩＴ／ＭＩＳＳ線が、“Ｈ”レベルにチャージされて
いる。アドレスＡＤＤが確定すると、デコード手段２０
０はアドレスＡＤＤをプリデコードし、プリデコードさ
れた中間アドレスが、中間アドレスバスａ0 ，ａ1 ，
…，ａm に出力される。次いで、活性化されるサブアレ
イと対応するＴＡＧブロックにおいて、アドレス比較手
段２１３により、ＴＡＧアドレスとその中間アドレスが
比較される。本実施例では、ＴＡＧアドレスと中間アド
レスの両者が一致しているとき、ＨＩＴ／ＭＩＳＳのレ
ベルは、“Ｈ”即ち“ＨＩＴ”、不一致のとき“Ｌ”即
ち“ＭＩＳＳ”となる。一方、アドレスＡＤＤのビット
コードが、前回のアクセス時に対して変化すれば中間ア
ドレスのビットコードも変化するので、アドレス比較手
段２１３の出力は“ＭＩＳＳ”となる。アドレスＡＤＤ
のビットコードが、前回のアクセス時と同じであれば、
アドレス比較手段２１３の出力は“ＨＩＴ”となる。
を説明する。１つのＴＡＧブロック２１０において、各
アドレス保持回路２１１1 ，２１１2 ，…，２１１
m は、１組のＴＡＧアドレスを保持するＴＡＧアドレス
保持手段２１１として作用する。同様に、各アドレス比
較回路２１３1 ，２１３2 ，…，２１３m は、１つのＴ
ＡＧブロックのアドレス比較手段２１３として動作し、
各パージ回路２１２1 ，２１２2 ，…，２１２m が、１
つのパージ手段２１２として動作する。ＤＲＡＭの各動
作サイクルの初期には、プリチャージ回路ＰＲによって
ＨＩＴ／ＭＩＳＳ線が、“Ｈ”レベルにチャージされて
いる。アドレスＡＤＤが確定すると、デコード手段２０
０はアドレスＡＤＤをプリデコードし、プリデコードさ
れた中間アドレスが、中間アドレスバスａ0 ，ａ1 ，
…，ａm に出力される。次いで、活性化されるサブアレ
イと対応するＴＡＧブロックにおいて、アドレス比較手
段２１３により、ＴＡＧアドレスとその中間アドレスが
比較される。本実施例では、ＴＡＧアドレスと中間アド
レスの両者が一致しているとき、ＨＩＴ／ＭＩＳＳのレ
ベルは、“Ｈ”即ち“ＨＩＴ”、不一致のとき“Ｌ”即
ち“ＭＩＳＳ”となる。一方、アドレスＡＤＤのビット
コードが、前回のアクセス時に対して変化すれば中間ア
ドレスのビットコードも変化するので、アドレス比較手
段２１３の出力は“ＭＩＳＳ”となる。アドレスＡＤＤ
のビットコードが、前回のアクセス時と同じであれば、
アドレス比較手段２１３の出力は“ＨＩＴ”となる。
【００２５】“ＨＩＴ”のときには、第１の実施例と同
様に、ＤＲＡＭの各回路は、そのままの状態で保持され
てカラムアクセス動作が実施される。“ＭＩＳＳ”の時
には、適当なタイミングで、図５中のロード信号ＴＬが
活性化され、中間アドレスバスａ0 ，ａ1 ，…，ａm 上
のビットコードがＴＡＧアドレス保持手段２１１にロー
ドされる。また、リフレッシュ動作時においては、その
サイクル終了時にパージ信号ＰＵＲＧＥが活性化され、
パージ手段２１２がＴＡＧアドレスをリセットする。こ
のことにより、ＴＡＧブロック２１０の保持アドレス出
力端子Ｏａ0 ，Ｏａ1 ，…，Ｏａm の全てが、非活性化
される。一方、全てが非活性状態のビットコードにプリ
デコードされるアドレスＡＤＤは、存在しないので、こ
のＴＡＧブロック２１０とそれに対応するサブアレイが
再び活性化される時に、アドレス比較手段２１３の出力
は必ず“ＭＩＳＳ”となる。以上のように、プリデコー
ド済の中間アドレスを入力するように、デコーダ及びＴ
ＡＧメモリを構成した場合でも、ＴＡＧのヒットとミス
の判定が可能である。そのため、サブアレイ制御回路を
適宜設けてセンスアンプをキャッシュとして制御するこ
とが可能である。
様に、ＤＲＡＭの各回路は、そのままの状態で保持され
てカラムアクセス動作が実施される。“ＭＩＳＳ”の時
には、適当なタイミングで、図５中のロード信号ＴＬが
活性化され、中間アドレスバスａ0 ，ａ1 ，…，ａm 上
のビットコードがＴＡＧアドレス保持手段２１１にロー
ドされる。また、リフレッシュ動作時においては、その
サイクル終了時にパージ信号ＰＵＲＧＥが活性化され、
パージ手段２１２がＴＡＧアドレスをリセットする。こ
のことにより、ＴＡＧブロック２１０の保持アドレス出
力端子Ｏａ0 ，Ｏａ1 ，…，Ｏａm の全てが、非活性化
される。一方、全てが非活性状態のビットコードにプリ
デコードされるアドレスＡＤＤは、存在しないので、こ
のＴＡＧブロック２１０とそれに対応するサブアレイが
再び活性化される時に、アドレス比較手段２１３の出力
は必ず“ＭＩＳＳ”となる。以上のように、プリデコー
ド済の中間アドレスを入力するように、デコーダ及びＴ
ＡＧメモリを構成した場合でも、ＴＡＧのヒットとミス
の判定が可能である。そのため、サブアレイ制御回路を
適宜設けてセンスアンプをキャッシュとして制御するこ
とが可能である。
【００２６】以上のように構成された本実施例のＤＲＡ
Ｍは、次のような利点を有している。 （ｆ） ＴＡＧメモリは、プリデコード済の中間アドレ
スを入力するので、配置上の制約が少なく、ＴＡＧメモ
リは、例えばＸデコーダに隣接して配置しても配線の引
回しによる増加がなく、チップ面積を小さくすることが
できる。 （ｇ） 回路面積については、ＴＡＧメモリそのもので
比較すると従来のものより増加する。しかしながら、ア
ドレス保持手段２１１の出力を第２のデコード手段２２
０に入力する構成なので、例えば第１の実施例のように
Ｘデコーダに保持手段を設ける必要はない。その結果、
ＴＡＧアドレスに応じてワードラインＷＬをセットした
ままアドレスを保持する必要のある方式において、従来
のＴＡＧメモリを用いる場合と比較して全体の回路面積
をより小さくできる。 （ｈ） 一般に入力容量の大きな第２のデコード手段２
２０に対して、ＴＡＧアドレス保持手段２１１がバッフ
ァとして働くので、中間アドレスバスａ0 ，ａ1 ，…，
ａm の負担が軽減される。そのため、高速なＤＲＡＭを
形成できる。
Ｍは、次のような利点を有している。 （ｆ） ＴＡＧメモリは、プリデコード済の中間アドレ
スを入力するので、配置上の制約が少なく、ＴＡＧメモ
リは、例えばＸデコーダに隣接して配置しても配線の引
回しによる増加がなく、チップ面積を小さくすることが
できる。 （ｇ） 回路面積については、ＴＡＧメモリそのもので
比較すると従来のものより増加する。しかしながら、ア
ドレス保持手段２１１の出力を第２のデコード手段２２
０に入力する構成なので、例えば第１の実施例のように
Ｘデコーダに保持手段を設ける必要はない。その結果、
ＴＡＧアドレスに応じてワードラインＷＬをセットした
ままアドレスを保持する必要のある方式において、従来
のＴＡＧメモリを用いる場合と比較して全体の回路面積
をより小さくできる。 （ｈ） 一般に入力容量の大きな第２のデコード手段２
２０に対して、ＴＡＧアドレス保持手段２１１がバッフ
ァとして働くので、中間アドレスバスａ0 ，ａ1 ，…，
ａm の負担が軽減される。そのため、高速なＤＲＡＭを
形成できる。
【００２７】（第３の実施例） 図６は、本発明の第３の実施例のＤＲＡＭのレイアウト
を示す図である。図６には、同一チップ３００上に搭載
されたＤＲＡＭが示されており、チップの左側には、複
数のワードライン及びビットラインの交差箇所にそれぞ
れ接続された複数のメモリセルを有するサブアレイ３１
０1 ，３１０2 ，…，３１０m 及び３２０1 ，３２
０2 ，…，３２０m と、各サブアレイに対応したワード
ラインドライバ３１１1 ，３１１2 ，…，３１１m 及び
３２１1 ，３２１2 ，…，３２１m と、各サブアレイに
対応してキャッシュとしても動作するセンスアンプキャ
ッシュ３１２1 ，３１２2 ，…，３１２m 及び３２
２1 ，３２２2 ，…，３２２m と、Ｘアドレスをデコー
ドするＸデコーダ群３３０と、ＴＡＧメモリ３４０と、
複数のサブアレイ制御手段を含む制御回路３５０と、Ｙ
アドレスをデコードする２個のＹデコーダ３６１，３６
２とが搭載されている。チップ３００の右側は、左側と
対称に同一の回路が搭載されている。制御回路３５０中
には、１つのサブアレイ制御手段３５１と同一の回路が
複数配置され、ＴＡＧメモリ３４０中には、ＴＡＧブロ
ック３４１が複数個配置されている。また、Ｘデコーダ
群３３０中には、１つのＸデコーダ３３１と同一のもの
が複数配置されている。
を示す図である。図６には、同一チップ３００上に搭載
されたＤＲＡＭが示されており、チップの左側には、複
数のワードライン及びビットラインの交差箇所にそれぞ
れ接続された複数のメモリセルを有するサブアレイ３１
０1 ，３１０2 ，…，３１０m 及び３２０1 ，３２
０2 ，…，３２０m と、各サブアレイに対応したワード
ラインドライバ３１１1 ，３１１2 ，…，３１１m 及び
３２１1 ，３２１2 ，…，３２１m と、各サブアレイに
対応してキャッシュとしても動作するセンスアンプキャ
ッシュ３１２1 ，３１２2 ，…，３１２m 及び３２
２1 ，３２２2 ，…，３２２m と、Ｘアドレスをデコー
ドするＸデコーダ群３３０と、ＴＡＧメモリ３４０と、
複数のサブアレイ制御手段を含む制御回路３５０と、Ｙ
アドレスをデコードする２個のＹデコーダ３６１，３６
２とが搭載されている。チップ３００の右側は、左側と
対称に同一の回路が搭載されている。制御回路３５０中
には、１つのサブアレイ制御手段３５１と同一の回路が
複数配置され、ＴＡＧメモリ３４０中には、ＴＡＧブロ
ック３４１が複数個配置されている。また、Ｘデコーダ
群３３０中には、１つのＸデコーダ３３１と同一のもの
が複数配置されている。
【００２８】図６のＤＲＡＭにおいては、チップ３００
の短辺方向のほぼ中間位置に、Ｘアドレスをプリデコー
ドした中間アドレスバスＸＡＤＤが長辺方向に配線さ
れ、ＴＡＧメモリ３４０が、その中間アドレスバスＸＡ
ＤＤに沿って配置されている。このＴＡＧメモリ３４０
に隣接し、かつ平行にＸデコーダ群３３０が配置されて
いる。ＴＡＧメモリ３４０において、１組のＴＡＧアド
レスを保持するＴＡＧブロック３４１が、チップの長辺
方向に配列され、ＴＡＧブロック３４１においては、ア
ドレスの各ビットに対応する回路が、やはり長辺方向に
配列されている。また、中間アドレスバスＸＡＤＤに沿
ってＴＡＧメモリの配置位置とは、反対側に制御回路３
５０が配置されている。ＴＡＧメモリ３４０及びＸデコ
ーダ群３３０の配置領域の両外側に、複数のサブアレイ
が配列され、サブアレイ３１０1，３１０2 ，…，３１
０m が図６の上側、サブアレイ３２０1 ，３２０2 ，
…，３２０m が図６の下側にそれぞれ配列されている。
これらの各サブアレイとＸデコーダ群３３０間には、各
サブアレイに対応したワードラインドライバ３１１1，
３１１2 ，…，３１１m 及び３２１1 ，３２１2 ，…，
３２１m が各サブアレイに対応して配置され、各サブア
レイ毎に対応して、センスアンプキャッシュ３１２1 ，
３１２2 ，…，３１２m 及び３２２1 ，３２２2 ，…，
３２２m がそれぞれ配置されている。図６中に斜線で示
された部分は、アクセス時に同時に活性化されるサブア
レイの一例である。即ち、本実施例では、ＴＡＧメモリ
３４０及びＸデコーダ群３３０の配置領域の両外側に、
同時にアクセスされるサブアレイの組が配置されてい
る。例えば、サブアレイ３１０1 と３２０1 が同時にア
クセスされる。
の短辺方向のほぼ中間位置に、Ｘアドレスをプリデコー
ドした中間アドレスバスＸＡＤＤが長辺方向に配線さ
れ、ＴＡＧメモリ３４０が、その中間アドレスバスＸＡ
ＤＤに沿って配置されている。このＴＡＧメモリ３４０
に隣接し、かつ平行にＸデコーダ群３３０が配置されて
いる。ＴＡＧメモリ３４０において、１組のＴＡＧアド
レスを保持するＴＡＧブロック３４１が、チップの長辺
方向に配列され、ＴＡＧブロック３４１においては、ア
ドレスの各ビットに対応する回路が、やはり長辺方向に
配列されている。また、中間アドレスバスＸＡＤＤに沿
ってＴＡＧメモリの配置位置とは、反対側に制御回路３
５０が配置されている。ＴＡＧメモリ３４０及びＸデコ
ーダ群３３０の配置領域の両外側に、複数のサブアレイ
が配列され、サブアレイ３１０1，３１０2 ，…，３１
０m が図６の上側、サブアレイ３２０1 ，３２０2 ，
…，３２０m が図６の下側にそれぞれ配列されている。
これらの各サブアレイとＸデコーダ群３３０間には、各
サブアレイに対応したワードラインドライバ３１１1，
３１１2 ，…，３１１m 及び３２１1 ，３２１2 ，…，
３２１m が各サブアレイに対応して配置され、各サブア
レイ毎に対応して、センスアンプキャッシュ３１２1 ，
３１２2 ，…，３１２m 及び３２２1 ，３２２2 ，…，
３２２m がそれぞれ配置されている。図６中に斜線で示
された部分は、アクセス時に同時に活性化されるサブア
レイの一例である。即ち、本実施例では、ＴＡＧメモリ
３４０及びＸデコーダ群３３０の配置領域の両外側に、
同時にアクセスされるサブアレイの組が配置されてい
る。例えば、サブアレイ３１０1 と３２０1 が同時にア
クセスされる。
【００２９】次に、チップ３００内の配線例について説
明する。中間アドレスバスＸＡＤＤとＴＡＧメモリ３４
０中の各ＴＡＧブロック３４１との間と、各ＴＡＧブロ
ック３４１とＸデコーダ群３３０の各回路ブロック３３
１との間の配線とが、第１の伝導体で形成されている。
中間アドレスバスＸＡＤＤと、ＴＡＧメモリ３４０及び
Ｘデコーダ群３３０内のチップの長辺方向の配線が第２
の伝導体で形成され、Ｘデコーダ群３３０の各回路ブロ
ック３３１と各ワードラインドライバ３１１1，３１１
2 ，…，３１１m 及び３２１1 ，３２１2 ，…，３２１
m 間を接続する配線が、第３の伝導体で形成されてい
る。
明する。中間アドレスバスＸＡＤＤとＴＡＧメモリ３４
０中の各ＴＡＧブロック３４１との間と、各ＴＡＧブロ
ック３４１とＸデコーダ群３３０の各回路ブロック３３
１との間の配線とが、第１の伝導体で形成されている。
中間アドレスバスＸＡＤＤと、ＴＡＧメモリ３４０及び
Ｘデコーダ群３３０内のチップの長辺方向の配線が第２
の伝導体で形成され、Ｘデコーダ群３３０の各回路ブロ
ック３３１と各ワードラインドライバ３１１1，３１１
2 ，…，３１１m 及び３２１1 ，３２１2 ，…，３２１
m 間を接続する配線が、第３の伝導体で形成されてい
る。
【００３０】以上のように構成された本実施例では、次
のような利点を有している。 （ｉ） ＴＡＧメモリ３４０中のＴＡＧブロック３４１
と該各ＴＡＧブロック３４１に対応する各Ｘデコーダ３
３１が隣接している。そのため、両者を接続する配線に
無用な引回しが無く、配線長が最小となる。また、各Ｔ
ＡＧブロック３４１に対応する各サブアレイ制御手段３
５１との配線についても、同様に、無用な引回しが無
く、配線長が最小となる。したがって、配線によるチッ
プサイズの増加が防止できる。 （ｊ） 上記（ｉ）のため、サブアレイ制御手段が、Ｔ
ＡＧメモリの判定結果を待って動作の始まるミス動作に
おいて、ＤＲＡＭのアクセス時間の遅れを低減する。 （ｋ） 同時に活性化されるサブアレイの組の制御を、
ＴＡＧメモリ３４０及びＸデコーダ群３３０の外側に対
抗して配置したので、該サブアレイの組の制御を１組の
ＴＡＧブロック３４１及びＸデコーダ３３１で共通に実
施することができる。そのため、ＴＡＧメモリ３４０及
びＸデコーダ群３３０の面積を小さくできる。 （ｌ） 各ワードラインドライバ３１１1 ，３１１2 ，
…，３１１m 及び３２１1 ，３２１2 ，…，３２１m を
各サブアレイ３１０1 ，３１０2 ，…，３１０m 及び３
２０1 ，３２０2 ，…，３２０m に、それぞれ対応させ
て設けている。そのため、ワードラインＷＬの大きな寄
生容量を充放電する際に、パワーライン上のノイズを分
散して小さくすることができる。また、各ワードライン
ドライバにおいて、ゲート手段を設けることで、例えば
上側のサブアレイと下側のサブアレイとでＸ冗長セルと
の置き換えの制御を分けて行うことができ、歩留まりの
向上に寄与する。さらに、ミスアクセス時に、ミスした
サブアレイをリセットする動作と新しいＸアドレスをデ
コードする動作とを、一部或いは全部をオーバラップし
たタイミングで実施できる。
のような利点を有している。 （ｉ） ＴＡＧメモリ３４０中のＴＡＧブロック３４１
と該各ＴＡＧブロック３４１に対応する各Ｘデコーダ３
３１が隣接している。そのため、両者を接続する配線に
無用な引回しが無く、配線長が最小となる。また、各Ｔ
ＡＧブロック３４１に対応する各サブアレイ制御手段３
５１との配線についても、同様に、無用な引回しが無
く、配線長が最小となる。したがって、配線によるチッ
プサイズの増加が防止できる。 （ｊ） 上記（ｉ）のため、サブアレイ制御手段が、Ｔ
ＡＧメモリの判定結果を待って動作の始まるミス動作に
おいて、ＤＲＡＭのアクセス時間の遅れを低減する。 （ｋ） 同時に活性化されるサブアレイの組の制御を、
ＴＡＧメモリ３４０及びＸデコーダ群３３０の外側に対
抗して配置したので、該サブアレイの組の制御を１組の
ＴＡＧブロック３４１及びＸデコーダ３３１で共通に実
施することができる。そのため、ＴＡＧメモリ３４０及
びＸデコーダ群３３０の面積を小さくできる。 （ｌ） 各ワードラインドライバ３１１1 ，３１１2 ，
…，３１１m 及び３２１1 ，３２１2 ，…，３２１m を
各サブアレイ３１０1 ，３１０2 ，…，３１０m 及び３
２０1 ，３２０2 ，…，３２０m に、それぞれ対応させ
て設けている。そのため、ワードラインＷＬの大きな寄
生容量を充放電する際に、パワーライン上のノイズを分
散して小さくすることができる。また、各ワードライン
ドライバにおいて、ゲート手段を設けることで、例えば
上側のサブアレイと下側のサブアレイとでＸ冗長セルと
の置き換えの制御を分けて行うことができ、歩留まりの
向上に寄与する。さらに、ミスアクセス時に、ミスした
サブアレイをリセットする動作と新しいＸアドレスをデ
コードする動作とを、一部或いは全部をオーバラップし
たタイミングで実施できる。
【００３１】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、同時に活性化されるサブアレイに対して１組
のＴＡＧアドレスを保持するＴＡＧブロックを少なくと
も１個設け、該ＴＡＧブロックを複数配列してＴＡＧメ
モリを構成したので、リフレッシュ時にパージされるＴ
ＡＧブロックの数を最小にできる。そのため、チップサ
イズを小さく維持した状態でヒットレートの高いＤＲＡ
Ｍを実現できる。また、ＴＡＧメモリの動作において、
Ｙアドレスの確定を待たずにヒットまたはミスの判断を
するので、例えば、アドレス多重型のインタフェイスを
採用したＤＲＡＭで、アクセス時間の遅れを少なくす
る。さらに、キャッシュとして用いられるセンスアンプ
を、リフレッシュ後にパージする構成にしているので、
待機時における待機電流を小さくできる。第２の発明に
よれば、隣接するサブアレイ同志で、互いにセンスアン
プキャッシュを共有する構成にしているので、さらにチ
ップサイズの小さなＤＲＡＭとすることができる。
によれば、同時に活性化されるサブアレイに対して１組
のＴＡＧアドレスを保持するＴＡＧブロックを少なくと
も１個設け、該ＴＡＧブロックを複数配列してＴＡＧメ
モリを構成したので、リフレッシュ時にパージされるＴ
ＡＧブロックの数を最小にできる。そのため、チップサ
イズを小さく維持した状態でヒットレートの高いＤＲＡ
Ｍを実現できる。また、ＴＡＧメモリの動作において、
Ｙアドレスの確定を待たずにヒットまたはミスの判断を
するので、例えば、アドレス多重型のインタフェイスを
採用したＤＲＡＭで、アクセス時間の遅れを少なくす
る。さらに、キャッシュとして用いられるセンスアンプ
を、リフレッシュ後にパージする構成にしているので、
待機時における待機電流を小さくできる。第２の発明に
よれば、隣接するサブアレイ同志で、互いにセンスアン
プキャッシュを共有する構成にしているので、さらにチ
ップサイズの小さなＤＲＡＭとすることができる。
【００３２】第３の発明によれば、ＴＡＧメモリを搭載
したＤＲＡＭにおいて、ＴＡＧメモリがプリデコード済
の中間アドレスを入力するので、配置上の制約が少なく
なる。また、ＴＡＧメモリは、例えばＸデコーダに隣接
して配置しても配線の引回しによる増加がなく、チップ
サイズを小さくすることができる。さらに、デコード手
段に対してＴＡＧメモリがバッファとして働くので、高
速な動作が可能となる。第４の発明によれば、Ｘデコー
ダとＴＡＧメモリを互いに隣接かつ平行にチップの中央
部に配置すると共に、該Ｘデコーダ及びＴＡＧメモリの
配置領域の両外側に同時にアクセスされる複数のサブア
レイを対向して配置しているので、チップサイズを小さ
くできる。また、各種配線を短くすることができるの
で、高速に動作するＤＲＡＭを実現できる。
したＤＲＡＭにおいて、ＴＡＧメモリがプリデコード済
の中間アドレスを入力するので、配置上の制約が少なく
なる。また、ＴＡＧメモリは、例えばＸデコーダに隣接
して配置しても配線の引回しによる増加がなく、チップ
サイズを小さくすることができる。さらに、デコード手
段に対してＴＡＧメモリがバッファとして働くので、高
速な動作が可能となる。第４の発明によれば、Ｘデコー
ダとＴＡＧメモリを互いに隣接かつ平行にチップの中央
部に配置すると共に、該Ｘデコーダ及びＴＡＧメモリの
配置領域の両外側に同時にアクセスされる複数のサブア
レイを対向して配置しているので、チップサイズを小さ
くできる。また、各種配線を短くすることができるの
で、高速に動作するＤＲＡＭを実現できる。
【図１】本発明の第１の実施例を示すＤＲＡＭの構成ブ
ロック図である。
ロック図である。
【図２】従来のＴＡＧメモリ搭載のＤＲＡＭを示す構成
ブロック図である。
ブロック図である。
【図３】図１中のＴＡＧブロックを示す構成ブロック図
である。
である。
【図４】図１の動作を示すタイムチャートである。
【図５】本発明の第２の実施例のＤＲＡＭのデコーダ部
を示す構成ブロック図である。
を示す構成ブロック図である。
【図６】本発明の第３の実施例のＤＲＡＭのレイアウト
を示す図である。
を示す図である。
１００1 ，１００2 ，… サブアレイ １１０1 ，１１０2 ，… Ｘデコーダ １２０1 ，１２０2 ，… センスアンプ列 １４０ ＴＡＧメモリ １４０1 ，１４０2 ，…、２１０ ＴＡＧブロック １４０ｃ ブロック制御手
段 １４１ ＴＡＧアドレス
保持手段 １４２ アドレス比較手
段 １５０1 ，１５０2 ，… サブアレイ制御
手段 ２００ 第１のデコード
手段 ＷＬ ワードライン ＢＬ ビットライン
段 １４１ ＴＡＧアドレス
保持手段 １４２ アドレス比較手
段 １５０1 ，１５０2 ，… サブアレイ制御
手段 ２００ 第１のデコード
手段 ＷＬ ワードライン ＢＬ ビットライン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−182452（ＪＰ，Ａ) 特開 平５−274879（ＪＰ，Ａ) 特開 平５−325544（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) G11C 11/40 - 11/4099
Claims (4)
- 【請求項１】 複数のワードライン及びビットラインの
交差箇所にそれぞれ接続された複数のメモリセルを有す
る複数のサブアレイと、 Ｘアドレスをデコードして前記ワードラインを選択する
Ｘデコーダと、 前記メモリセルから読み出された前記ビットライン上の
読出しデータを検知増幅するセンスアンプ列と、 前記センスアンプ列をキャッシュとして制御するサブア
レイ制御手段と、 を備 えたダイナミックＲＡＭにおいて、 前記Ｘアドレスと論理的に同値なアドレスを入力し、ア
クセス時において同時に活性化される前記サブアレイに
対して割り当てられるタグアドレスを保持する複数のタ
グブロックを有するタグメモリと、 前記タグブロック毎に配置され、前記サブアレイのリフ
レッシュ終了後に、前記サブアレイに対応した前記タグ
ブロック及び前記センスアンプ列をパージする複数の制
御手段と、 を設けたことを特徴とするダイナミックＲＡＭ。 - 【請求項２】 複数のワードライン及びビットラインの
交差箇所にそれぞれ接続された複数のメモリセルを有す
る複数のサブアレイと、 Ｘアドレスをデコードして前記ワードラインを選択する
Ｘデコーダと、 互いに隣接する前記サブアレイ毎に設けられ、前記複数
のサブアレイのメモリセルから読み出された前記ビット
ライン上の読出しデータを検知増幅するセンスアンプ列
と、 を備えたダイナミックＲＡＭにおいて、 前記Ｘアドレスと論理的に同値なアドレスを入力し、ア
クセス時において同時に活性化される前記サブアレイに
対して割り当てられるタグアドレスを保持する複数のタ
グブロックを有するタグメモリと、 前記タグブロック毎に配置され、前記センスアンプ列を
キャッシュとして制御する複数のサブアレイ制御手段
と、 互いに隣接する前記サブアレイ制御手段対の出力の一部
に対して一方の出力を有効とし、他方を無効とするセン
スアンプ調停手段と、 前記各タグブロック毎に配置され、前記タグブロックに
対応する前記サブアレイに隣接する前記サブアレイの活
性化状態を検出して前記タグブロックに保持されている
データをパージする複数の第１のパージ手段と、 前記各タグブロック毎に配置され、前記タグブロックに
対応する前記サブアレイのリフレッシュ動作を検出して
前記リフレッシュ動作の終了時に前記タグブロックに保
持されているデータをパージする複数の第２のパージ手
段と、 を設けたことを特徴とするダイナミックＲＡＭ。 - 【請求項３】 複数のワードライン及びビットラインの
交差箇所にそれぞれ接続された複数のメモリセルを有す
るサブアレイと、 アドレスをデコードして前記メモリセルを選択するデコ
ード手段と、 を備えたダイナミックＲＡＭにおいて、 アドレスをプリデコードして中間アドレスを出力する第
１のデコード手段と、 前記中間アドレスを伝達する第１の中間アドレスバス
と、 前記第１の中間アドレスバスに接続された複数のブロッ
クよりなるタグメモリとを設け、 前記タグメモリの各ブロックは、前記中間アドレスをロ
ードして保持すると共に前記中間アドレスを前記デコー
ド手段へ供給するタグアドレス保持手段と、 前記第１の中間アドレスバス上のアドレスと前記タグア
ドレス保持手段の保持アドレスとを比較するアドレス比
較手段と、 前記タグアドレス保持手段の保持している各ビットをす
べて非活性化するパージ手段と、 を有することを特徴とするダイナミックＲＡＭ。 - 【請求項４】 請求項１または２記載のダイナミックＲ
ＡＭにおいて、 前記Ｘデコーダと前記タグメモリを互いに隣接かつ平行
にチップの中央部に配置すると共に、前記Ｘデコーダ及
び前記タグメモリの配置領域の両外側に同時にアクセス
される前記複数のサブアレイを対向して配置したことを
特徴とするダイナミックＲＡＭ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21602793A JP3305056B2 (ja) | 1993-08-31 | 1993-08-31 | ダイナミックｒａｍ |
| DE69425026T DE69425026T2 (de) | 1993-08-31 | 1994-08-26 | Dynamischer Speicher mit wahlfreiem Zugriff mit Cache- und Etikettenspeicher |
| EP94113363A EP0640922B1 (en) | 1993-08-31 | 1994-08-26 | Dynamic random access memory (dram) with cache and tag |
| KR1019940021443A KR100248878B1 (ko) | 1993-08-31 | 1994-08-29 | 다이나믹ram |
| US08/297,450 US5577223A (en) | 1993-08-31 | 1994-08-29 | Dynamic random access memory (DRAM) with cache and tag |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21602793A JP3305056B2 (ja) | 1993-08-31 | 1993-08-31 | ダイナミックｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0764864A JPH0764864A (ja) | 1995-03-10 |
| JP3305056B2 true JP3305056B2 (ja) | 2002-07-22 |
Family
ID=16682154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21602793A Expired - Fee Related JP3305056B2 (ja) | 1993-08-31 | 1993-08-31 | ダイナミックｒａｍ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5577223A (ja) |
| EP (1) | EP0640922B1 (ja) |
| JP (1) | JP3305056B2 (ja) |
| KR (1) | KR100248878B1 (ja) |
| DE (1) | DE69425026T2 (ja) |
Families Citing this family (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5787267A (en) * | 1995-06-07 | 1998-07-28 | Monolithic System Technology, Inc. | Caching method and circuit for a memory system with circuit module architecture |
| JP2885162B2 (ja) * | 1996-01-17 | 1999-04-19 | 日本電気株式会社 | キャッシュメモリ |
| US5905680A (en) * | 1996-04-30 | 1999-05-18 | Texas Instruments Incorporated | Self-timed comparison circuits and systems |
| US6023745A (en) * | 1996-08-08 | 2000-02-08 | Neomagic Corporation | Scoreboarding for DRAM access within a multi-array DRAM device using simultaneous activate and read/write accesses |
| US6104658A (en) * | 1996-08-08 | 2000-08-15 | Neomagic Corporation | Distributed DRAM refreshing |
| US6044433A (en) * | 1996-08-09 | 2000-03-28 | Micron Technology, Inc. | DRAM cache |
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| DE10129315A1 (de) * | 2001-03-28 | 2003-01-02 | Infineon Technologies Ag | Dynamischer Halbleiterspeicher mit Refresh |
| US7085186B2 (en) | 2001-04-05 | 2006-08-01 | Purple Mountain Server Llc | Method for hiding a refresh in a pseudo-static memory |
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| US6954822B2 (en) | 2002-08-02 | 2005-10-11 | Intel Corporation | Techniques to map cache data to memory arrays |
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| JP2004103081A (ja) | 2002-09-06 | 2004-04-02 | Renesas Technology Corp | 半導体記憶装置 |
| KR100635439B1 (ko) * | 2005-04-19 | 2006-10-18 | 통일공업 주식회사 | 덕트 및 이의 제조방법 |
| US9396118B2 (en) | 2011-12-28 | 2016-07-19 | Intel Corporation | Efficient dynamic randomizing address remapping for PCM caching to improve endurance and anti-attack |
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| KR102491651B1 (ko) | 2015-12-14 | 2023-01-26 | 삼성전자주식회사 | 비휘발성 메모리 모듈, 그것을 포함하는 컴퓨팅 시스템, 및 그것의 동작 방법 |
| US10672444B1 (en) * | 2018-12-13 | 2020-06-02 | Micron Technology, Inc. | Decoder unit |
| JP2020149759A (ja) * | 2019-03-15 | 2020-09-17 | キオクシア株式会社 | 半導体記憶装置 |
| US11842762B2 (en) | 2019-03-18 | 2023-12-12 | Rambus Inc. | System application of DRAM component with cache mode |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US4241425A (en) * | 1979-02-09 | 1980-12-23 | Bell Telephone Laboratories, Incorporated | Organization for dynamic random access memory |
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| JP3199862B2 (ja) * | 1992-08-12 | 2001-08-20 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
-
1993
- 1993-08-31 JP JP21602793A patent/JP3305056B2/ja not_active Expired - Fee Related
-
1994
- 1994-08-26 EP EP94113363A patent/EP0640922B1/en not_active Expired - Lifetime
- 1994-08-26 DE DE69425026T patent/DE69425026T2/de not_active Expired - Fee Related
- 1994-08-29 US US08/297,450 patent/US5577223A/en not_active Expired - Lifetime
- 1994-08-29 KR KR1019940021443A patent/KR100248878B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100248878B1 (ko) | 2000-03-15 |
| US5577223A (en) | 1996-11-19 |
| EP0640922A1 (en) | 1995-03-01 |
| DE69425026D1 (de) | 2000-08-03 |
| JPH0764864A (ja) | 1995-03-10 |
| DE69425026T2 (de) | 2001-03-22 |
| KR950006864A (ko) | 1995-03-21 |
| EP0640922B1 (en) | 2000-06-28 |
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Free format text: PAYMENT UNTIL: 20090510 Year of fee payment: 7 |
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| S531 | Written request for registration of change of domicile |
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