KR960005605A - 반도체 기억장치 - Google Patents

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KR960005605A
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사토 후미오
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Abstract

[목적]
본 발명은, 동기형의 SRAM에 있어서 레이트 라이트 기입방식을 실현할 수 있는 반도체 기억장치를 제공하는 것을 목적으로 한다.
[구성]
본 발명은, 클럭신호에 동기해 독출동작 또는 기입동작에 관계없이 어드레스신호를 취입하여 보유하는 제1어드레스 레지스터(101) 외에 설치된 제2어드레스 레지스터(2)에 기입어드레스를 보유하고, 이 보유된 기입어드레스를 어드레스 선택회로(3)에 의해 선택하여 입력데이터 레지스터(104)에 보유된 데이터를 기입하도록 구성되어 있다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1, 제2, 제3 또는 제7발명의 한 실시예에 따른 동기형 SRAM의 반도체 기억장치의 구성을 나타낸 도면.
제2도는 제1도에 도시한 비교회로의 한 구성예를 나타낸 도면.
제3도는 제2도에 도시한 비교회로의 일부 구성의 구체예를 나타낸 도면.

Claims (12)

  1. 클럭신호에 동기해 억세스동작을 행하여 기입어드레스를 확정시킨 다음의 기입사이클에서 데이터를 기입하는 레이트 라이트 기입방식을 갖는 스태틱형 랜덤 억세스 메모리의 반도체 기억장치에 있어서, 클럭신호에 동기해 어드레스신호를 취입하여 보유·출력하는 제1어드레스 보유회로(101)와, 상기 제1어드레스 보유회로(101)에 보유된 어드레스신호중 기입어드레스신호를 클럭신호에 동기해 취입하여 보유·출력하는 제2어드레스 보유회로(2)와, 억세스 셀에 공급되는 어드레스신호로서 상기 제1어드레스 보유회로(101)에 보유된 제1어드레스신호 또는 상기 제2어드레스 보유회로(2)에 보유된 제2어드레스신호를 선택하는 어드레스 선택회로(3)와, 기입데이터를 취입하여 보유·출력하는 데이터 보유회로(104)와, 상기 제1어드레스신호와 상기 제2어드레스신호를 비교하는 비교회로(5)와, 상기 비교회로(5)의 비교결과에 있어서, 상기 제1어드레스신호와 상기 제2어드레스신호가 일치하는 경우에는 데이터 보유회로(104)에 보유된 기입데이터를 선택하고, 상기 제1어드레스신호와 상기 제2어드레스신호가 불일치하는 경우에는 억세스 셀로부터 독출된 독출데이터를 선택하여, 선택된 데이터를 출력데이터로 하는 출력데이터 선택회로(6)를 갖춘 것을 특징으로 하는 반도체 기억장치.
  2. 제1항에 있어서, 연속한 기입사이클의 최후의 기입사이클에서의 기입동작은, 최후의 기입사이클 다음의 기입사이클이 실행되기 전에 실행되는 것을 특징으로 하는 반도체 기억장치.
  3. 제1항 또는 제2항에 있어서, 상기 어드레스 선택회로(3)는, 외부로부터 주어지는 억세스 제어신호에 기초하여 생성되는 내부 독출신호 또는 내부 기입신호에 따라서 선택제어되어, 독출동작시에 제1어드레스신호를 선택하고 기입동작시에 제2어드레스신호를 선택하는 것을 특징으로 하는 반도체 기억장치.
  4. 제2항에 있어서, 상기 어드레스 선택회로는, 외부로부터 주어지는 억세스 제어신호에 기초하여 생성되는 내부 독출신호 또는 내부 기입신호에 따라서 선택제어되어, 독출동작시에 제1어드레스신호를 선택하고 기입동작시에 제2어드레스신호를 선택하는 것을 특징으로 하는 반도체 기억장치.
  5. 제1항에 있어서, 제1기입사이클에서 기입어드레스신호가 상기 제2어드레스 보유회로에 취입되어 보유됨과 더불어 기입어드레스신호에 의해 셀이 선택되고, 제2기입사이클의 개시로부터 상기 데이터 보유회로에 보유된 기입데이터가 선택된 셀에 기입되는 것을 특징으로 하는 반도체 기억장치.
  6. 제1항에 있어서, 연속한 기입사이클의 최후의 기입사이클에서 상기 제2어드레스 보유회로에 취입되어 보유된 기입어드레스신호에 의한 기입동작이 실행되는 기억사이클이 최후의 기입사이클 다음의 기입사이클 전에 설정되는 것을 특징으로 하는 반도체 기억장치.
  7. 제4항에 있어서, 연속한 기입사이클의 최후의 기입사이클에서 상기 제2어드레스 보유회로에 취입되어 보유된 기입어드레스신호에 의한 기입동작이 실행되는 기억사이클이 최후의 기입사이클 다음의 기입사이클 전에 설정되는 것을 특징으로 하는 반도체 기억장치.
  8. 제6항에 있어서, 상기 어드레스 선택회로(3)는, 외부로부터 주어지는 칩선택신호 또는 데이터출력 제어신호에 따라서 선택제어되어, 독출동작 및 기입동작시에 제1어드레스신호를 선택하고, 최후의 기입사이클 다음의 기입사이클 전에 설정되는 기억사이클에서 제2어드레스신호를 선택하는 것을 특징으로 하는 반도체 기억장치.
  9. 제7항에 있어서, 상기 어드레스 선택회로(3)는, 외부로부터 주어지는 칩선택신호 또는 데이터출력 제어신호에 따라서 선택제어되어, 독출동작 및 기입동작시에 제1어드레스신호를 선택하고, 최후의 기입사이클 다음의 기입사이클 전에 설정되는 기억사이클에서 제2어드레스신호를 선택하는 것을 특징으로 하는 반도체 기억장치.
  10. 제1항 내지 제9항 중 어느 한 항에 있어서, 연속한 기입사이클의 최후의 기입사이클에서 상기 제2어드레스 보유회로에 취입되어 보유된 기입어드레스신호에 대응하여 상기 데이터 보유회로에 보유된 기입데이터를 독출하는 경우에는, 이 기입데이터가 최후의 기입사이클 다음의 독출사이클에서 상기 데이터 선택회로에 의해 선택되어 독출되는 것을 특징으로 하는 반도체 기억장치.
  11. 제1항에 있어서, 상기 어드레스 선택회로(3)는, 외부로부터 주어지는 칩선택신호 또는 데이터출력 제어신호에 따라서 선택제어되어, 독출동작 및 기입동작시에 제1어드레스신호를 선택하고, 최후의 기입사이클 다음의 기입사이클의 전반부에서 제2어드레스신호를 선택하는 것을 특징으로 하는 반도체 기억장치.
  12. 제1항 또는 제11항에 있어서, 연속한 기입사이클의 최후의 기입사이클에서 상기 제2어드레스 보유회로에 취입되어 보유된 기입어드레스신호에 의한 기입동작은, 최후의 기입사이클 다음의 기입사이클의 전반부에서 실행되는 것을 특징으로 하는 반도체 기억장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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