KR920001318A - 마이크로프로세서 - Google Patents

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KR920001318A
KR920001318A KR1019910010458A KR910010458A KR920001318A KR 920001318 A KR920001318 A KR 920001318A KR 1019910010458 A KR1019910010458 A KR 1019910010458A KR 910010458 A KR910010458 A KR 910010458A KR 920001318 A KR920001318 A KR 920001318A
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마사시 쯔보따
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원본미기재
니뽄 덴끼 가부시끼가이샤
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/34—Addressing or accessing the instruction operand or the result ; Formation of operand address; Addressing modes
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/38—Information transfer, e.g. on bus
    • G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
    • G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
    • G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
    • G06F13/423—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with synchronous protocol

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Abstract

내용 없음

Description

마이크로프로세서
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 일실시예를 따른 마이크로프로세서의 필수부의 블럭도.
제2도는 제1도에 도시된 카운터 회로의 논리 회로도.
제4도는 제1도에 도시된 마이크로프로세서 동작의 일예를 도시한 타이밍 챠트도.
제5도는 제1도에 도시된 마이크로프로세서의 동작을 도시한 상태 변이도.

Claims (3)

  1. 메모리 억세스 동작, 입력/출력 동작, 및 유휴 상태의 버스 싸이클을 가진 마이크로프로세서에 있어서, 상기 입/출력 억세스 동작이 연속적으로 실행 되었는지를 검출하는 검출 수단, 삽입될 상기 유휴 상태의 수를 기억하기 위한 메모리 수단, 클럭을 카운팅하기 위한 카운팅 수단, 상기 메모리 수단의 출력을 상기 카운팅 수단의 출력과 비교하고, 상기 메모리 수단의 출력이 상기 카운팅 수단의 출력과 부합될때 재생 끝 신호를 발생시키는 수단, 및 상기 입/출력 억세스 동작이 실행될때 상기 카운팅 수단을 리셋하고, 상기 재생 끝 신호가 발생될때 까지 다음 입/출력 억세스 동작이 실행되지 않고 상기 입/출력 동작이 계속적으로 실행되는 것이 검출되는 효과를 제어하는 제어수단을 포함하는 마이크로프로세서.
  2. 제1항에 있어서, 상기 검출 수단은 억세스 동작을 위한 제1상태 신호 및 제2상태 신호, 유휴 상태 신호, 상기 재생 끝 신호, 최종 억세스 신호, 메모리 입력/출력 신호, 억세스 요구 신호, 대기 신호 및 리셋 신호를 수신하는 조합 회로로, 상기 조합 회로는 상기 제1상태 신호, 상기 제2상태 신호 및 상기 유휴상태를 신호를 발생하는 상기 조합 회로와, 상기 클럭 신호에 응답하여 제각기 상기 제1상태 신호, 상기 제2상태 신호 및, 상기 유휴 신호를 래칭하는 상기 리셋 신호에 의해서 발생되는 제1, 제2 및 제3래치와, 상기 제1래치의 상기 출력의 반전 신호로 형성되는 버스 싸이클 스타트 신호를 출력하기 위하여 상기 제1래치의 출력에 연결된 인버터를 포함하는 타이밍 발생기를 포함하는 마이크로프로세서.
  3. 제1항에 있어서, 상기 메모리 수단은 재생 레지스터 판독 신호, 재생 레지스터 기록 신호 및, n 비트의 재생 데이타를 수신하고, 재생 시간을 한정하는 유휴 상태의 수를 기억하는 n-비트 레지스터를 가진 재생 레지스터를 포함하는 마이크로프로세서.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019910010458A 1990-06-21 1991-06-21 마이크로 프로세서 KR940009099B1 (ko)

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KR940009099B1 KR940009099B1 (ko) 1994-09-29

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