JPH07198803A - 半導体装置のテストモード信号発生回路 - Google Patents
半導体装置のテストモード信号発生回路Info
- Publication number
- JPH07198803A JPH07198803A JP5352437A JP35243793A JPH07198803A JP H07198803 A JPH07198803 A JP H07198803A JP 5352437 A JP5352437 A JP 5352437A JP 35243793 A JP35243793 A JP 35243793A JP H07198803 A JPH07198803 A JP H07198803A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- test mode
- input
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】テストモードのときに、使用テスタの内部波形
のゆれあるいはノイズ等の原因により、あらかじめ予想
し得ないパルス幅の変化が発生し、意図的なテストモー
ド解除とは関係なくテストモードから解除される誤動作
を低減する。 【構成】このテストモード信号発生回路は、入力回路１
０とＥｘｃｌｕｓｉｖｅ−ＯＲ（Ｅｘ−ＯＲ）１１とＤ
型フリップフロップ回路（ＤＦＦ）１２とを備え、入力
回路１０の出力端子がＥｘ−ＯＲ１１の一方の入力端子
に接続され、その出力端子はＤＦＦ１２のデータ信号入
力端子Ｄに接続される。ＤＦＦ１２のクロック信号入力
端子ＣにはクロックφR が供給され、その出力端子Ｑが
Ｅｘ−ＯＲ１１の他方の入力端子に接続されるとともに
出力信号ＴＥＳＴとしてテストモードのときハイレベル
を、テストモード解除のときロウレベルが出力される構
成からなる。
のゆれあるいはノイズ等の原因により、あらかじめ予想
し得ないパルス幅の変化が発生し、意図的なテストモー
ド解除とは関係なくテストモードから解除される誤動作
を低減する。 【構成】このテストモード信号発生回路は、入力回路１
０とＥｘｃｌｕｓｉｖｅ−ＯＲ（Ｅｘ−ＯＲ）１１とＤ
型フリップフロップ回路（ＤＦＦ）１２とを備え、入力
回路１０の出力端子がＥｘ−ＯＲ１１の一方の入力端子
に接続され、その出力端子はＤＦＦ１２のデータ信号入
力端子Ｄに接続される。ＤＦＦ１２のクロック信号入力
端子ＣにはクロックφR が供給され、その出力端子Ｑが
Ｅｘ−ＯＲ１１の他方の入力端子に接続されるとともに
出力信号ＴＥＳＴとしてテストモードのときハイレベル
を、テストモード解除のときロウレベルが出力される構
成からなる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置のテストモー
ド信号発生回路に関し、特にテストモード解除手段に関
する。
ド信号発生回路に関し、特にテストモード解除手段に関
する。
【０００２】
【従来の技術】従来のこの種の半導体装置のテストモー
ド信号発生回路の一例をブロック図で示した図３（ａ）
のようにダイナミック型ランダムアクセスメモリにおけ
るＲＡＳオンリーリフレッシュに代表される回路が知ら
れている。
ド信号発生回路の一例をブロック図で示した図３（ａ）
のようにダイナミック型ランダムアクセスメモリにおけ
るＲＡＳオンリーリフレッシュに代表される回路が知ら
れている。
【０００３】このテストモード信号発生回路３は、ある
特定の外部入力クロック信号反転ＲＡＳを供給すること
により内部回路２のテストモードの解除が行なわれる。
特定の外部入力クロック信号反転ＲＡＳを供給すること
により内部回路２のテストモードの解除が行なわれる。
【０００４】この回路の動作説明用の波形図を示した図
３（ｂ）を参照すると、この例はＲＡＳオンリーリフレ
ッシュ信号によりテストモード解除が行なわれる場合を
示している。
３（ｂ）を参照すると、この例はＲＡＳオンリーリフレ
ッシュ信号によりテストモード解除が行なわれる場合を
示している。
【０００５】ＲＡＳオンリーリフレッシュサイクルで
は、反転ＲＡＳ信号がハイレベルおよびロウレベルの変
化をし、反転ＣＡＳ信号はハイレベルの関係にあり、こ
の外部入力信号反転ＲＡＳ信号がテストモード信号発生
回路３に供給されてテスト信号がリセットされ、その出
力信号はロウレベルとなってテストモードの解除をして
いた。
は、反転ＲＡＳ信号がハイレベルおよびロウレベルの変
化をし、反転ＣＡＳ信号はハイレベルの関係にあり、こ
の外部入力信号反転ＲＡＳ信号がテストモード信号発生
回路３に供給されてテスト信号がリセットされ、その出
力信号はロウレベルとなってテストモードの解除をして
いた。
【０００６】
【発明が解決しようとする課題】前述した従来のテスト
モード信号発生回路は、テストモードの解除をＲＡＳオ
ンリーリフレッシュに代表される外部クロック信号単独
で実行するため、メモリテスタの内部から発生するゆ
れ、あるいはノイズ等が原因する波形の歪みにより、予
想し得ないパルス幅の変化が生じることがある。その結
果、意図的なテストモード解除とは関係なくそのテスト
モードが解除されてしまうという欠点があった。
モード信号発生回路は、テストモードの解除をＲＡＳオ
ンリーリフレッシュに代表される外部クロック信号単独
で実行するため、メモリテスタの内部から発生するゆ
れ、あるいはノイズ等が原因する波形の歪みにより、予
想し得ないパルス幅の変化が生じることがある。その結
果、意図的なテストモード解除とは関係なくそのテスト
モードが解除されてしまうという欠点があった。
【０００７】本発明の目的は、上述の欠点に鑑みなされ
たものであり、テストモードをエントリー中に、使用す
るメモリテスタの内部波形の歪みによりテストモードが
解除されることを防止する半導体装置のテストモード信
号発生回路を提供することにある。
たものであり、テストモードをエントリー中に、使用す
るメモリテスタの内部波形の歪みによりテストモードが
解除されることを防止する半導体装置のテストモード信
号発生回路を提供することにある。
【０００８】
【課題を解決するための手段】本発明の特徴は、外部か
ら供給される所定のクロック信号に応答して内部回路を
テストモードにするためのテスト信号を出力する半導体
装置のテストモード信号発生回路において、前記所定の
クロック信号以外の外部入力信号が供給され、前記外部
入力信号および帰還された前記テスト信号の組合せによ
り得られる信号をデータ入力信号とするフリップフロッ
プ回路を備え、前記所定のクロック信号に応答して前記
フリップフロップ回路が前記テスト信号を出力すること
にある。
ら供給される所定のクロック信号に応答して内部回路を
テストモードにするためのテスト信号を出力する半導体
装置のテストモード信号発生回路において、前記所定の
クロック信号以外の外部入力信号が供給され、前記外部
入力信号および帰還された前記テスト信号の組合せによ
り得られる信号をデータ入力信号とするフリップフロッ
プ回路を備え、前記所定のクロック信号に応答して前記
フリップフロップ回路が前記テスト信号を出力すること
にある。
【０００９】本発明の他の特徴は、外部から供給される
所定のクロック信号に応答して内部回路をテストモード
にするためのテスト信号を出力する半導体装置のテスト
モード信号発生回路において、前記所定のクロック信号
以外の外部入力信号が入力回路を介して供給され、前記
入力回路の出力信号および帰還された前記テスト信号の
組合せにより得られる信号をデータ入力信号とするフリ
ップフロップ回路を備え、前記所定のクロック信号に応
答して前記フリップフロップ回路が前記テスト信号を出
力することにある。
所定のクロック信号に応答して内部回路をテストモード
にするためのテスト信号を出力する半導体装置のテスト
モード信号発生回路において、前記所定のクロック信号
以外の外部入力信号が入力回路を介して供給され、前記
入力回路の出力信号および帰還された前記テスト信号の
組合せにより得られる信号をデータ入力信号とするフリ
ップフロップ回路を備え、前記所定のクロック信号に応
答して前記フリップフロップ回路が前記テスト信号を出
力することにある。
【００１０】また、前記入力回路は、所定の高レベル電
圧を複数個の直列接続されたトランジスタと高抵抗素子
とで分圧された所定のしきい値以上の電圧レベルをもつ
信号を供給する構成、および複数のアドレス入力信号か
ら１出力の信号を供給する組み合せ回路からなる構成の
少なくとも一方を有する。
圧を複数個の直列接続されたトランジスタと高抵抗素子
とで分圧された所定のしきい値以上の電圧レベルをもつ
信号を供給する構成、および複数のアドレス入力信号か
ら１出力の信号を供給する組み合せ回路からなる構成の
少なくとも一方を有する。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。
ながら説明する。
【００１２】図１（ａ）は本発明の第１の実施例を示す
ブロック図、図１（ｂ）はその回路図であり、図１
（ｃ）はその動作説明用波形図である。
ブロック図、図１（ｂ）はその回路図であり、図１
（ｃ）はその動作説明用波形図である。
【００１３】図１（ａ）を参照すると、テストモード信
号発生回路１は一方の入力端子にクロック信号以外の外
部入力信号が供給され、他方の入力端子にはクロック信
号φR 供給され、その出力端子からテスト信号が内部回
路２に供給される。
号発生回路１は一方の入力端子にクロック信号以外の外
部入力信号が供給され、他方の入力端子にはクロック信
号φR 供給され、その出力端子からテスト信号が内部回
路２に供給される。
【００１４】また、図１（ｂ）を参照すると、このテス
トモード信号発生回路１の具体的な構成の一例が示され
ている。すなわち、外部から供給されるクロック信号以
外の外部入力信号を次段の回路を構成する半導体素子の
しきい値以上の電源電圧レベルに変換する入力回路１０
とＥｘｃｌｕｓｉｖｅ−ＯＲ１１とＤ型フリップフロッ
プ回路１２とを備え、入力回路１０の出力端子がＥｘｃ
ｌｕｓｉｖｅ−ＯＲ１１の一方の入力端子に接続され、
その出力端子はＤ型フリップフロップ回路１２のデータ
信号入力端子Ｄに接続される。
トモード信号発生回路１の具体的な構成の一例が示され
ている。すなわち、外部から供給されるクロック信号以
外の外部入力信号を次段の回路を構成する半導体素子の
しきい値以上の電源電圧レベルに変換する入力回路１０
とＥｘｃｌｕｓｉｖｅ−ＯＲ１１とＤ型フリップフロッ
プ回路１２とを備え、入力回路１０の出力端子がＥｘｃ
ｌｕｓｉｖｅ−ＯＲ１１の一方の入力端子に接続され、
その出力端子はＤ型フリップフロップ回路１２のデータ
信号入力端子Ｄに接続される。
【００１５】Ｄ型フリップフロップ回路１２のクロック
信号入力端子ＣにはクロックφR が供給され、その出力
端子ＱがＥｘｃｌｕｓｉｖｅ−ＯＲ１１の他方の入力端
子に接続されるとともに出力信号ＴＥＳＴとしてテスト
モードのときハイレベルを、テストモード解除のときロ
ウレベルを出力する。
信号入力端子ＣにはクロックφR が供給され、その出力
端子ＱがＥｘｃｌｕｓｉｖｅ−ＯＲ１１の他方の入力端
子に接続されるとともに出力信号ＴＥＳＴとしてテスト
モードのときハイレベルを、テストモード解除のときロ
ウレベルを出力する。
【００１６】入力回路１０は、トランジスタＴＲ１〜Ｔ
Ｒｎと高抵抗素子Ｒとの直列接続回路であり、ＴＲｎお
よび高抵抗素子Ｒの接続点Ａから分圧された電圧を出力
する構成になっている。
Ｒｎと高抵抗素子Ｒとの直列接続回路であり、ＴＲｎお
よび高抵抗素子Ｒの接続点Ａから分圧された電圧を出力
する構成になっている。
【００１７】次に、その動作を説明する。外部からクロ
ック信号以外の外部入力信号としてスーパーボルテージ
信号（ＳＶＴ）が供給される。入力信号ＳＶＴは、８〜
１２Ｖの高電圧信号であり、本実施例ではＤＲＡＭを一
例として用いているので、このＤＲＡＭの内部で使用さ
れている信号電圧である。
ック信号以外の外部入力信号としてスーパーボルテージ
信号（ＳＶＴ）が供給される。入力信号ＳＶＴは、８〜
１２Ｖの高電圧信号であり、本実施例ではＤＲＡＭを一
例として用いているので、このＤＲＡＭの内部で使用さ
れている信号電圧である。
【００１８】入力信号ＳＶＴが、その電圧緩和の役割り
をもつ入力回路１０により次段の半導体素子を駆動する
に必要なしきい値レベルまで降圧される。
をもつ入力回路１０により次段の半導体素子を駆動する
に必要なしきい値レベルまで降圧される。
【００１９】テストモード時には入力信号ＳＶＴは供給
されていないので、ＴＲ１〜ＴＲｎは非導通状態にあ
り、接続点Ａの電位は高抵抗素子Ｒにより接地電位でロ
ウレベルになっている。
されていないので、ＴＲ１〜ＴＲｎは非導通状態にあ
り、接続点Ａの電位は高抵抗素子Ｒにより接地電位でロ
ウレベルになっている。
【００２０】またテストモード時にテストモード信号発
生回路１から出力されるテスト信号はハイレベルである
から、Ｅｘｃｌｕｓｉｖｅ−ＯＲ１１の入力点Ｃに帰還
される信号もハイレベルであり、この２つの信号のＥｘ
ｃｌｕｓｉｖｅ−ＯＲの論理をとったその出力点Ｂの電
圧レベルはハイレベルである。
生回路１から出力されるテスト信号はハイレベルである
から、Ｅｘｃｌｕｓｉｖｅ−ＯＲ１１の入力点Ｃに帰還
される信号もハイレベルであり、この２つの信号のＥｘ
ｃｌｕｓｉｖｅ−ＯＲの論理をとったその出力点Ｂの電
圧レベルはハイレベルである。
【００２１】このハイレベルが供給されるＤ型フリップ
フロップ回路１２の動作により、このテストモード期間
はクロックφR がどのように変化しても出力されるテス
ト信号はハイレベルを維持し、したがって、テストモー
ドにエントリーしたままの状態を保つことになる。
フロップ回路１２の動作により、このテストモード期間
はクロックφR がどのように変化しても出力されるテス
ト信号はハイレベルを維持し、したがって、テストモー
ドにエントリーしたままの状態を保つことになる。
【００２２】次に、テストモードを解除する場合は、入
力信号ＳＶＴが供給されてハイレベルとなり、トランジ
スタＴＲ１〜ＴＲｎが導通状態になるので、このｎ個の
トランジスタと高抵抗素子Ｒとにより分圧されて接続点
Ａの電圧はハイレベルとなる。
力信号ＳＶＴが供給されてハイレベルとなり、トランジ
スタＴＲ１〜ＴＲｎが導通状態になるので、このｎ個の
トランジスタと高抵抗素子Ｒとにより分圧されて接続点
Ａの電圧はハイレベルとなる。
【００２３】このとき、テストモード信号発生回路１か
ら出力されるテスト信号はまだハイレベルにあるので、
Ｅｘｃｌｕｓｉｖｅ−ＯＲ１１の入力点Ｃに帰還される
信号もハイレベルであり、この２つの信号のＥｘｃｌｕ
ｓｉｖｅ−ＯＲの論理をとったその出力点Ｂの電圧レベ
ルはロウレベルとなる。
ら出力されるテスト信号はまだハイレベルにあるので、
Ｅｘｃｌｕｓｉｖｅ−ＯＲ１１の入力点Ｃに帰還される
信号もハイレベルであり、この２つの信号のＥｘｃｌｕ
ｓｉｖｅ−ＯＲの論理をとったその出力点Ｂの電圧レベ
ルはロウレベルとなる。
【００２４】このロウレベルが供給されるＤ型フリップ
フロップ回路１２は、このテストモード期間はクロック
φR のロウレベルからハイレベルへの立ち上りのタイミ
ングに応答して出力されるテスト信号はロウレベルに遷
移し、テストモードの解除が行なわれる。
フロップ回路１２は、このテストモード期間はクロック
φR のロウレベルからハイレベルへの立ち上りのタイミ
ングに応答して出力されるテスト信号はロウレベルに遷
移し、テストモードの解除が行なわれる。
【００２５】以上述べたように、本発明のテストモード
信号発生回路１は、入力信号ＳＶＴが供給された状態で
所定のクロックφR を供給することによりテストモード
の解除が行なわれるので、メモリテスタの内部で発生す
るゆれあるいはノイズで誤動作するのを低減できる。
信号発生回路１は、入力信号ＳＶＴが供給された状態で
所定のクロックφR を供給することによりテストモード
の解除が行なわれるので、メモリテスタの内部で発生す
るゆれあるいはノイズで誤動作するのを低減できる。
【００２６】次に、第２の実施例の回路図を示した図２
を参照すると、このテストモード信号発生回路１が第１
の実施例と異なる点は、入力回路２０が組合せ回路で構
成されたことである。すなわち、入力信号Ａｉはインバ
ータ２１を介してＮＯＲ２２の一方の入力端に、他の入
力信号ＡｊおよびＡｋはＮＯＲ２２の他の２つの入力端
にそれぞれ接続されその出力端をＡ点とする。それ以外
の構成は第１の実施例と同一であり、同一構成要素には
同一の符号を付して同一部分の構成および動作の説明は
省力する。
を参照すると、このテストモード信号発生回路１が第１
の実施例と異なる点は、入力回路２０が組合せ回路で構
成されたことである。すなわち、入力信号Ａｉはインバ
ータ２１を介してＮＯＲ２２の一方の入力端に、他の入
力信号ＡｊおよびＡｋはＮＯＲ２２の他の２つの入力端
にそれぞれ接続されその出力端をＡ点とする。それ以外
の構成は第１の実施例と同一であり、同一構成要素には
同一の符号を付して同一部分の構成および動作の説明は
省力する。
【００２７】再び図２を参照すると、入力信号Ａｉ、Ａ
ｊおよびＡｋは任意のアドレス信号であり、同図ではＡ
ｉにしかインバータ２１が接続されていないがアドレス
デーダに応じてＡｉ、ＡｊおよびＡｋのいずれにも付加
または削除される。
ｊおよびＡｋは任意のアドレス信号であり、同図ではＡ
ｉにしかインバータ２１が接続されていないがアドレス
デーダに応じてＡｉ、ＡｊおよびＡｋのいずれにも付加
または削除される。
【００２８】テストモード時、Ａ点の電位はロウレベル
にあるものとし、テストモード解除を行なう場合を考え
る。任意のアドレス信号がそれぞれ１，０，０（１はハ
イレベル、０はロウレベル）とすると、入力信号Ａｉは
インバータ２１で反転されるので、次段のＮＯＲ２２の
入力はそれぞれ０，０，０レベルとなりＮＯＲの論理に
よってＡ点の電位はハイレベルとなる。
にあるものとし、テストモード解除を行なう場合を考え
る。任意のアドレス信号がそれぞれ１，０，０（１はハ
イレベル、０はロウレベル）とすると、入力信号Ａｉは
インバータ２１で反転されるので、次段のＮＯＲ２２の
入力はそれぞれ０，０，０レベルとなりＮＯＲの論理に
よってＡ点の電位はハイレベルとなる。
【００２９】したがって、第１の実施例で説明したよう
に、テスト信号がロウレベルに変化してテストモードの
解除が行なわれる。
に、テスト信号がロウレベルに変化してテストモードの
解除が行なわれる。
【００３０】以上述べたように、本実施例は任意のアド
レスのアドレスデータによりテストモード解除が行なわ
れ、また、これらアドレスデータの組み合せは入力回路
のインバータの付加または直接入力とするかにより自由
に変更できる。
レスのアドレスデータによりテストモード解除が行なわ
れ、また、これらアドレスデータの組み合せは入力回路
のインバータの付加または直接入力とするかにより自由
に変更できる。
【００３１】
【発明の効果】以上説明したように、本発明の半導体装
置のテスト信号発生回路は、クロック信号以外の外部入
力信号をテストモード解除のための所定のタイミング変
化をもたせた信号としたときにのみ、出力のテスト信号
を制御できるようにした。
置のテスト信号発生回路は、クロック信号以外の外部入
力信号をテストモード解除のための所定のタイミング変
化をもたせた信号としたときにのみ、出力のテスト信号
を制御できるようにした。
【００３２】したがって、外部入力クロック信号だけで
は出力のテスト信号を制御できないので、メモリテスタ
内部の信号波形のゆれ、あるいはノイズ等の原因により
予想し得ないパルス幅の変化が発生しても、クロック信
号以外の外部入力信号がテストモード解除のための所定
の条件をもった信号のとき以外は、テストモードが解除
されないという効果を有する。
は出力のテスト信号を制御できないので、メモリテスタ
内部の信号波形のゆれ、あるいはノイズ等の原因により
予想し得ないパルス幅の変化が発生しても、クロック信
号以外の外部入力信号がテストモード解除のための所定
の条件をもった信号のとき以外は、テストモードが解除
されないという効果を有する。
【図１】（ａ）本発明の第１の実施例を示すブロック図
である。 （ｂ）（ａ）に示したテストモード信号発生回路１の回
路図である。 （ｃ）（ｂ）図のテストモード信号発生回路１の動作説
明用波形図である。
である。 （ｂ）（ａ）に示したテストモード信号発生回路１の回
路図である。 （ｃ）（ｂ）図のテストモード信号発生回路１の動作説
明用波形図である。
【図２】本発明の第２の実施例を示す回路図である。
【図３】（ａ）従来のテストモード信号発生回路の一例
を示すブロック図である。 （ｂ）（ａ）に示したテストモード信号発生回路の動作
説明用波形図である。
を示すブロック図である。 （ｂ）（ａ）に示したテストモード信号発生回路の動作
説明用波形図である。
１ テストモード信号発生回路 ２ 内部回路 １０ 入力回路 １１ Ｅｘｃｌｕｓｉｖｅ−ＯＲ １２ Ｄ型フリップフロップ回路 ２１ インバータ ２２ ＮＯＲ ＴＲ１〜ＴＲｎ トランジスタ Ｒ 高抵抗素子
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 29/00 ３０３ Ｂ 6866−5Ｌ Ｈ０１Ｌ 27/04 21/822 Ｇ１１Ｃ 11/34 ３７１ Ａ Ｈ０１Ｌ 27/04 Ｔ
Claims (3)
- 【請求項１】 外部から供給される所定のクロック信号
に応答して内部回路をテストモードにするテスト信号を
出力するための半導体装置のテストモード信号発生回路
において、前記所定のクロック信号以外の外部入力信号
が供給され、前記外部入力信号および帰還された前記テ
スト信号の組合せにより得られる信号をデータ入力信号
とするフリップフロップ回路を備え、前記所定のクロッ
ク信号に応答して前記フリップフロップ回路が前記テス
ト信号を出力することを特徴とする半導体装置のテスト
モード信号発生回路。 - 【請求項２】 外部から供給される所定のクロック信号
に応答して内部回路をテストモードにするためのテスト
信号を出力する半導体装置のテストモード信号発生回路
において、前記所定のクロック信号以外の外部入力信号
が入力回路を介して供給され、前記入力回路の出力信号
および帰還された前記テスト信号の組合せにより得られ
る信号をデータ入力信号とするフリップフロップ回路を
備え、前記所定のクロック信号に応答して前記フリップ
フロップ回路が前記テスト信号を出力することを特徴と
する半導体装置のテストモード信号発生回路。 - 【請求項３】 前記入力回路は、所定の高レベル電圧を
複数個の直列接続されたトランジスタと高抵抗素子とで
分圧された所定のしきい値以上の電圧レベルをもつ信号
を供給する構成、および複数のアドレス入力信号から１
出力の信号を供給する組み合せ回路からなる構成の少な
くとも一方を有することを特徴とする請求項２記載の半
導体装置のテストモード信号発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352437A JP2743807B2 (ja) | 1993-12-29 | 1993-12-29 | 半導体装置のテストモード信号発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352437A JP2743807B2 (ja) | 1993-12-29 | 1993-12-29 | 半導体装置のテストモード信号発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07198803A true JPH07198803A (ja) | 1995-08-01 |
| JP2743807B2 JP2743807B2 (ja) | 1998-04-22 |
Family
ID=18424076
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5352437A Expired - Lifetime JP2743807B2 (ja) | 1993-12-29 | 1993-12-29 | 半導体装置のテストモード信号発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2743807B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1197759A2 (en) * | 2000-09-29 | 2002-04-17 | Nec Corporation | Semiconductor apparatus for providing reliable data analysis of signals |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0572297A (ja) * | 1991-09-17 | 1993-03-23 | Nec Corp | 半導体集積回路 |
-
1993
- 1993-12-29 JP JP5352437A patent/JP2743807B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0572297A (ja) * | 1991-09-17 | 1993-03-23 | Nec Corp | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1197759A2 (en) * | 2000-09-29 | 2002-04-17 | Nec Corporation | Semiconductor apparatus for providing reliable data analysis of signals |
| EP1197759A3 (en) * | 2000-09-29 | 2004-01-14 | NEC Electronics Corporation | Reliable comparison circuit in an automatic test equipment |
| US6920590B2 (en) | 2000-09-29 | 2005-07-19 | Nec Electronics Corporation | Semiconductor apparatus for providing reliable data analysis of signals |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2743807B2 (ja) | 1998-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR0184914B1 (ko) | 동기형 반도체 기억장치 | |
| EP0352768B1 (en) | Semiconductor memory | |
| TW440833B (en) | A semiconductor memory device with a multi-bank structure | |
| JPH04119600A (ja) | テストモード機能内蔵ダイナミックランダムアクセスメモリ装置 | |
| EP0212945A2 (en) | Clock signal generating circuit for dynamic type semiconductor memory device | |
| US5886553A (en) | Semiconductor device having a latch circuit for latching data externally input | |
| US6356508B1 (en) | Semiconductor storage device | |
| US6349071B1 (en) | Synchronous semiconductor storage device | |
| JPH07198803A (ja) | 半導体装置のテストモード信号発生回路 | |
| US6058070A (en) | Glitch immune ATD circuitry | |
| US4918657A (en) | Semiconductor memory device provided with an improved precharge and enable control circuit | |
| KR20010004957A (ko) | 동기식 디램의 데이터 스트로브 버퍼 | |
| US5644259A (en) | Reset circuit and integrated circuit including the same | |
| KR920001318A (ko) | 마이크로프로세서 | |
| JP3204575B2 (ja) | リセット回路およびこれを含む集積回路 | |
| KR930018586A (ko) | 어드레스천이검출회로를 가진 반도체메모리장치 | |
| US5963501A (en) | Dynamic clock signal generating circuit for use in synchronous dynamic random access memory devices | |
| JP3166239B2 (ja) | クロック信号供給装置 | |
| JPH0534409A (ja) | テストモード制御信号生成回路 | |
| KR100375597B1 (ko) | 버스트 카운터 불안정화 방지장치 | |
| US4680482A (en) | Inverter for use in binary counter | |
| KR100256817B1 (ko) | 반도체 메모리 소자의 다이나믹 버퍼 회로 | |
| JP2729155B2 (ja) | セルフリフレッシュ移行回路 | |
| JP2621635B2 (ja) | 半導体メモリ | |
| JPH1145581A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980106 |