JP3204575B2 - リセット回路およびこれを含む集積回路 - Google Patents
リセット回路およびこれを含む集積回路Info
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- JP3204575B2 JP3204575B2 JP22119193A JP22119193A JP3204575B2 JP 3204575 B2 JP3204575 B2 JP 3204575B2 JP 22119193 A JP22119193 A JP 22119193A JP 22119193 A JP22119193 A JP 22119193A JP 3204575 B2 JP3204575 B2 JP 3204575B2
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Description
【０００１】
【産業上の利用分野】本発明はリセット回路に係り、特
に半導体基板上に集積された集積回路の電源投入時のリ
セットに使用されるリセット回路に関する。本発明はこ
のリセット回路を含む集積回路にも関する。
に半導体基板上に集積された集積回路の電源投入時のリ
セットに使用されるリセット回路に関する。本発明はこ
のリセット回路を含む集積回路にも関する。
【０００２】
【従来の技術】従来、半導体基板上に形成された集積回
路の電源投入時のリセットは、集積回路の内部あるいは
外部に電源投入時にリセット信号を発生させるリセット
回路を設けて、電源投入時に必要なリセット動作を行う
のが一般的であった。
路の電源投入時のリセットは、集積回路の内部あるいは
外部に電源投入時にリセット信号を発生させるリセット
回路を設けて、電源投入時に必要なリセット動作を行う
のが一般的であった。
【０００３】図５および図６は従来のリセット回路の一
例を示すブロック図である。図５に示す回路では、集積
回路１０のリセット端子にダイオードが並列接続された
抵抗ＲとコンデンサＣとを直列接続して構成されるリセ
ット回路２０の出力端子を接続して、電源投入時に発生
するリセット信号を印加するように構成されている。
例を示すブロック図である。図５に示す回路では、集積
回路１０のリセット端子にダイオードが並列接続された
抵抗ＲとコンデンサＣとを直列接続して構成されるリセ
ット回路２０の出力端子を接続して、電源投入時に発生
するリセット信号を印加するように構成されている。
【０００４】また図６に示す回路では、定電圧電源回路
によりリセット回路２０ａを構成し、その出力信号ＶOU
T を集積回路１０のリセット端子に供給するようにして
いる。
によりリセット回路２０ａを構成し、その出力信号ＶOU
T を集積回路１０のリセット端子に供給するようにして
いる。
【０００５】
【発明が解決しようとする課題】しかし、従来のリセッ
ト回路では、リセット信号を受ける集積回路が使用する
電源電圧の大きさや電源投入時の電源電圧の立上りの傾
き等の条件により、電源投入時のリセット信号を発生さ
せる能力には限界があった。例えば図５に示すＣ−Ｒリ
セット回路では、その回路の特性上電源投入時の電源電
圧の立上りの傾きが限定され、あるレベルより小さい傾
きに対しては使用できないという問題があった。
ト回路では、リセット信号を受ける集積回路が使用する
電源電圧の大きさや電源投入時の電源電圧の立上りの傾
き等の条件により、電源投入時のリセット信号を発生さ
せる能力には限界があった。例えば図５に示すＣ−Ｒリ
セット回路では、その回路の特性上電源投入時の電源電
圧の立上りの傾きが限定され、あるレベルより小さい傾
きに対しては使用できないという問題があった。
【０００６】また、図６に示す定電圧電源回路を用いて
リセット信号を作成するリセット回路では、その回路の
特性上リセット信号を受ける集積回路の使用する電源電
圧の大きさに限界があり、あるレベルより低い電源電圧
に対しては使用できないという問題があった。
リセット信号を作成するリセット回路では、その回路の
特性上リセット信号を受ける集積回路の使用する電源電
圧の大きさに限界があり、あるレベルより低い電源電圧
に対しては使用できないという問題があった。
【０００７】本発明は上述した問題点を解消するために
なされたもので、電源投入時の電源電圧の波形に限定さ
れることなく、また低い電源電圧でもリセット信号を出
すことができるリセット回路および含まれる回路を制限
なくリセットできる集積回路を提供することを目的とす
る。
なされたもので、電源投入時の電源電圧の波形に限定さ
れることなく、また低い電源電圧でもリセット信号を出
すことができるリセット回路および含まれる回路を制限
なくリセットできる集積回路を提供することを目的とす
る。
【０００８】
【課題を解決するための手段】本発明にかかるリセット
回路は、電源投入から所定時間経過後に予め定めた論理
値に設定される複数のレジスタと、前記複数のレジスタ
の各々がそれぞれ前記予め定めた論理値に設定されてい
る間は一致信号を出力し、少なくとも１つのレジスタが
前記予め定めた論理値と異なった値となっている間は不
一致信号をリセット信号として出力する論理回路とを備
えたことを特徴とする。
回路は、電源投入から所定時間経過後に予め定めた論理
値に設定される複数のレジスタと、前記複数のレジスタ
の各々がそれぞれ前記予め定めた論理値に設定されてい
る間は一致信号を出力し、少なくとも１つのレジスタが
前記予め定めた論理値と異なった値となっている間は不
一致信号をリセット信号として出力する論理回路とを備
えたことを特徴とする。
【０００９】前記少なくとも１つのレジスタはプロセス
または回路の設計条件により、電源投入時の論理値が前
記予め定めた論理値と異なる値を持つものであると良
い。
または回路の設計条件により、電源投入時の論理値が前
記予め定めた論理値と異なる値を持つものであると良
い。
【００１０】前記複数のレジスタを直列接続してシフト
レジスタを構成し、所定回数のクロック信号が入力され
るとその論理値が前記予め定めた論理値となるよう構成
することが好ましい。
レジスタを構成し、所定回数のクロック信号が入力され
るとその論理値が前記予め定めた論理値となるよう構成
することが好ましい。
【００１１】このシフトレジスタは電源投入時に“０”
に設定され易い複数のレジスタからなる第１のレジスタ
列と、“１”に設定され易い複数のレジスタからなる第
２のレジスタ列からなると良い。
に設定され易い複数のレジスタからなる第１のレジスタ
列と、“１”に設定され易い複数のレジスタからなる第
２のレジスタ列からなると良い。
【００１２】この電源投入時に“０”に設定され易いレ
ジスタと、“１”に設定され易いレジスタとが交互に配
置されることが好ましい。
ジスタと、“１”に設定され易いレジスタとが交互に配
置されることが好ましい。
【００１３】また、本発明にかかる集積回路は、電源投
入から所定時間経過後に予め定めた論理値に設定される
複数のレジスタと、前記複数のレジスタの各々がそれぞ
れ前記予め定めた論理値に設定されている間は一致信号
を出力し、少なくとも１つのレジスタが前記予め定めた
論理値と異なった値となっている間は不一致信号をリセ
ット信号として出力する論理回路とを有するリセット回
路と、このリセット回路のリセット信号によって制御さ
れる回路とを同一半導体基板上に集積したことを特徴と
する。
入から所定時間経過後に予め定めた論理値に設定される
複数のレジスタと、前記複数のレジスタの各々がそれぞ
れ前記予め定めた論理値に設定されている間は一致信号
を出力し、少なくとも１つのレジスタが前記予め定めた
論理値と異なった値となっている間は不一致信号をリセ
ット信号として出力する論理回路とを有するリセット回
路と、このリセット回路のリセット信号によって制御さ
れる回路とを同一半導体基板上に集積したことを特徴と
する。
【００１４】
【作用】複数のレジスタが電源投入から所定時間経過後
には予め定めた論理値に設定されるように構成されてい
るが、電源投入時にはこれらのレジスタの論理値は予め
定めた論理値とは異なった値になるようにプロセスまた
は回路の設計条件により設計されている。
には予め定めた論理値に設定されるように構成されてい
るが、電源投入時にはこれらのレジスタの論理値は予め
定めた論理値とは異なった値になるようにプロセスまた
は回路の設計条件により設計されている。
【００１５】リセット回路の論理回路は複数のレジスタ
が予め定めた論理値になった場合には一致信号を出力
し、予め定めた論理値と異なるレジスタが１つでもあっ
た場合には不一致信号を出力するように構成されてい
る。したがって電源投入時にはこれらの複数のレジスタ
の少なくとも１つが予め定めた論理値と異なる値となる
ため論理回路から不一致信号が出力され、この不一致信
号がリセット信号として出力されることになる。
が予め定めた論理値になった場合には一致信号を出力
し、予め定めた論理値と異なるレジスタが１つでもあっ
た場合には不一致信号を出力するように構成されてい
る。したがって電源投入時にはこれらの複数のレジスタ
の少なくとも１つが予め定めた論理値と異なる値となる
ため論理回路から不一致信号が出力され、この不一致信
号がリセット信号として出力されることになる。
【００１６】このリセット回路と、このリセット回路で
制御される他の回路とを同一基板上に形成することによ
り、リセット信号を外部から受けるための専用端子は不
要となる。
制御される他の回路とを同一基板上に形成することによ
り、リセット信号を外部から受けるための専用端子は不
要となる。
【００１７】
【実施例】以下、本発明を実施例に基づいて詳細に説明
する。図１は本発明の一実施例に係るリセット回路を示
した回路図である。このリセット回路は複数のレジスタ
とこのレジスタの論理値の組合せから一致信号あるいは
不一致信号を出力する論理回路とから構成されるが、図
１に示す実施例では８ビットのレジスタの場合について
説明する。なおレジスタの数は８ビットに限定されるも
のではなく、本発明の目的を達成するためにはレジスタ
の数は多いほど好ましい。
する。図１は本発明の一実施例に係るリセット回路を示
した回路図である。このリセット回路は複数のレジスタ
とこのレジスタの論理値の組合せから一致信号あるいは
不一致信号を出力する論理回路とから構成されるが、図
１に示す実施例では８ビットのレジスタの場合について
説明する。なおレジスタの数は８ビットに限定されるも
のではなく、本発明の目的を達成するためにはレジスタ
の数は多いほど好ましい。
【００１８】図１においてＲ１〜Ｒ８はレジスタを示し
ている。論理回路１はレジスタＲ１〜Ｒ８の出力ｄ１〜
ｄ８を入力とし、そのレジスタの論理値の内容によりリ
セット信号ＲＳＴを出力する。ここでレジスタＲ１〜Ｒ
４は電源投入時に論理値が“０”に設定されやすく、ま
たレジスタＲ５〜Ｒ８は電源投入時に論理値が“１”に
設定されやすくなるように回路的あるいはプロセス的に
設計されている。すなわち、このためにはレジスタＲ１
〜Ｒ４を構成するトランジスタとレジスタＲ５〜Ｒ８を
構成するトランジスタとではＶTHが許容限度内で高目と
低目に異なって設定されるようにイオン注入条件をわず
かに変えるようにする。
ている。論理回路１はレジスタＲ１〜Ｒ８の出力ｄ１〜
ｄ８を入力とし、そのレジスタの論理値の内容によりリ
セット信号ＲＳＴを出力する。ここでレジスタＲ１〜Ｒ
４は電源投入時に論理値が“０”に設定されやすく、ま
たレジスタＲ５〜Ｒ８は電源投入時に論理値が“１”に
設定されやすくなるように回路的あるいはプロセス的に
設計されている。すなわち、このためにはレジスタＲ１
〜Ｒ４を構成するトランジスタとレジスタＲ５〜Ｒ８を
構成するトランジスタとではＶTHが許容限度内で高目と
低目に異なって設定されるようにイオン注入条件をわず
かに変えるようにする。
【００１９】レジスタＲ１〜Ｒ４の出力ｄ１〜ｄ４はＮ
ＡＮＤ回路２の入力にそれぞれ接続され、またレジスタ
Ｒ５〜Ｒ８の出力ｄ５〜ｄ８はＮＯＲ回路３の入力にそ
れぞれ接続されている。そして、ＮＡＮＤ回路２の出力
はオア回路５の一方の入力に、またＮＯＲ回路３の出力
はインバータ４を介してオア回路５の他方の入力にそれ
ぞれ接続される。オア回路５の出力がリセット信号ＲＳ
Ｔとなる。なお、レジスタＲ１〜Ｒ４およびＲ５〜Ｒ８
のそれぞれでは前段のＱ出力は次段のＤ入力となってい
る。そして、レジスタＲ１のＤ入力端子には基準電圧
が、レジスタＲ５のＤ入力端子は接地されている。
ＡＮＤ回路２の入力にそれぞれ接続され、またレジスタ
Ｒ５〜Ｒ８の出力ｄ５〜ｄ８はＮＯＲ回路３の入力にそ
れぞれ接続されている。そして、ＮＡＮＤ回路２の出力
はオア回路５の一方の入力に、またＮＯＲ回路３の出力
はインバータ４を介してオア回路５の他方の入力にそれ
ぞれ接続される。オア回路５の出力がリセット信号ＲＳ
Ｔとなる。なお、レジスタＲ１〜Ｒ４およびＲ５〜Ｒ８
のそれぞれでは前段のＱ出力は次段のＤ入力となってい
る。そして、レジスタＲ１のＤ入力端子には基準電圧
が、レジスタＲ５のＤ入力端子は接地されている。
【００２０】図２は図１に示すレジスタＲ１〜Ｒ８の詳
細回路構成を示した回路図で、図に示すデータ入力端子
Ｄ、クロック入力端子ＣＬＫおよび出力端子Ｑはそれぞ
れ図１に示す同一符号に対応している。
細回路構成を示した回路図で、図に示すデータ入力端子
Ｄ、クロック入力端子ＣＬＫおよび出力端子Ｑはそれぞ
れ図１に示す同一符号に対応している。
【００２１】この回路はインバータＩ1 、循環接続され
たインバータＩ2 およびＩ5 、インバータＩ3 、循環接
続されたインバータＩ4 およびＩ6 がＤ入力とＱ出力と
の間に直列接続されており、このうち、インバータＩ1
，Ｉ3 ，Ｉ5 ，Ｉ6 はクロックドインバータとなって
いる。２段のインバータＩ7 ，Ｉ8 は直列接続されてお
り、インバータＩ7 にはクロック信号ＣＬＫが供給され
る。インバータＩ7 の出力はインバータＩ1 およびＩ6
に与えられ、インバータＩ8 の出力はインバータＩ3 お
よびＩ5 に与えられている。
たインバータＩ2 およびＩ5 、インバータＩ3 、循環接
続されたインバータＩ4 およびＩ6 がＤ入力とＱ出力と
の間に直列接続されており、このうち、インバータＩ1
，Ｉ3 ，Ｉ5 ，Ｉ6 はクロックドインバータとなって
いる。２段のインバータＩ7 ，Ｉ8 は直列接続されてお
り、インバータＩ7 にはクロック信号ＣＬＫが供給され
る。インバータＩ7 の出力はインバータＩ1 およびＩ6
に与えられ、インバータＩ8 の出力はインバータＩ3 お
よびＩ5 に与えられている。
【００２２】ここで図１に示す回路においてオア回路５
の出力であるリセット信号ＲＳＴが出力されないという
条件、すなわち論理値０が出力される条件は、レジスタ
Ｒ１〜Ｒ４の出力ｄ１〜ｄ４がすべて“１”に設定さ
れ、かつレジスタＲ５〜Ｒ８の出力ｄ５〜ｄ７がすべて
“０”に設定される場合である。前述したように、レジ
スタＲ１〜Ｒ４は電源投入時に論理値が”０”に設定さ
れやすくなるように、またレジスタＲ５〜Ｒ８は”１”
に設定されやすくなるように設計されているため、上述
のようにリセット信号ＲＳＴが出力されないという確率
は極めて少ない。
の出力であるリセット信号ＲＳＴが出力されないという
条件、すなわち論理値０が出力される条件は、レジスタ
Ｒ１〜Ｒ４の出力ｄ１〜ｄ４がすべて“１”に設定さ
れ、かつレジスタＲ５〜Ｒ８の出力ｄ５〜ｄ７がすべて
“０”に設定される場合である。前述したように、レジ
スタＲ１〜Ｒ４は電源投入時に論理値が”０”に設定さ
れやすくなるように、またレジスタＲ５〜Ｒ８は”１”
に設定されやすくなるように設計されているため、上述
のようにリセット信号ＲＳＴが出力されないという確率
は極めて少ない。
【００２３】図１に示す実施例では４つのレジスタＲ１
〜Ｒ４は第１のシフトレジスタを構成し、レジスタＲ５
〜Ｒ８は第２のシフトレジスタを構成している。この２
つのシフトレジスタはクロック信号ＣＬＫをシフト用の
クロックとして用いている。このクロックＣＬＯＣＫは
この場合、このリセット回路によって駆動される集積回
路の通常動作に使用されるクロックを使用することがで
きるが、これに限定されるものではない。
〜Ｒ４は第１のシフトレジスタを構成し、レジスタＲ５
〜Ｒ８は第２のシフトレジスタを構成している。この２
つのシフトレジスタはクロック信号ＣＬＫをシフト用の
クロックとして用いている。このクロックＣＬＯＣＫは
この場合、このリセット回路によって駆動される集積回
路の通常動作に使用されるクロックを使用することがで
きるが、これに限定されるものではない。
【００２４】次に、図１のリセット回路について電源投
入時の回路動作を説明する。電源を投入するとレジスタ
Ｒ１〜Ｒ４は“０”に設定され、またレジスタＲ５〜Ｒ
８は“１”に当初設定される。この状態ではオア回路５
からリセット信号ＲＳＴが出力される。仮にこの８個の
レジスタＲ１〜Ｒ８の内、最大７個のレジスタが電源投
入時に上述した初期の設定値と反対の論理値に設定され
たとしてもオア回路５からはリセット信号ＲＳＴが出力
される。すなわち、少なくとも１つのレジスタが電源投
入時に上述した期待値に設定されていればリセット信号
ＲＳＴが出力されることになる。
入時の回路動作を説明する。電源を投入するとレジスタ
Ｒ１〜Ｒ４は“０”に設定され、またレジスタＲ５〜Ｒ
８は“１”に当初設定される。この状態ではオア回路５
からリセット信号ＲＳＴが出力される。仮にこの８個の
レジスタＲ１〜Ｒ８の内、最大７個のレジスタが電源投
入時に上述した初期の設定値と反対の論理値に設定され
たとしてもオア回路５からはリセット信号ＲＳＴが出力
される。すなわち、少なくとも１つのレジスタが電源投
入時に上述した期待値に設定されていればリセット信号
ＲＳＴが出力されることになる。
【００２５】このオア回路５から出力されたリセット信
号ＲＳＴにより、これによって駆動される集積回路の初
期化すなわちリセットが行われる。つづいてリセット回
路によって駆動される集積回路の通常の動作に使われる
クロックＣＬＯＣＫが動作し、レジスタＲ１〜Ｒ４で構
成されるシフトレジスタと、レジスタＲ５〜Ｒ８で構成
されるシフトレジスタ中のデータがシフトのシフトが行
われる。レジスタＲ１は“１”に、レジスタＲ５は
“０”に強制的に設定され、これらが転送されるので、
４クロックでレジスタＲ１〜Ｒ４の論理値はすべて１に
設定され、レジスタＲ５〜Ｒ８の論理値はすべて０に設
定される。するとオア回路５等のリセット信号ＲＳＴは
解除され、すなわち論理値が“０”となり集積回路の通
常の動作が可能となる。
号ＲＳＴにより、これによって駆動される集積回路の初
期化すなわちリセットが行われる。つづいてリセット回
路によって駆動される集積回路の通常の動作に使われる
クロックＣＬＯＣＫが動作し、レジスタＲ１〜Ｒ４で構
成されるシフトレジスタと、レジスタＲ５〜Ｒ８で構成
されるシフトレジスタ中のデータがシフトのシフトが行
われる。レジスタＲ１は“１”に、レジスタＲ５は
“０”に強制的に設定され、これらが転送されるので、
４クロックでレジスタＲ１〜Ｒ４の論理値はすべて１に
設定され、レジスタＲ５〜Ｒ８の論理値はすべて０に設
定される。するとオア回路５等のリセット信号ＲＳＴは
解除され、すなわち論理値が“０”となり集積回路の通
常の動作が可能となる。
【００２６】なお、図１に示す実施例では電源投入時に
“０”に設定されやすいレジスタと“１”に設定されや
すいレジスタとを用いて２つのシフトレジスタを構成し
て論理回路１によりリセット信号ＲＳＴを出力するよう
に構成しているが、必ずしもこのように構成する必要は
なく、例えば電源投入時に“０”に設定されやすいレジ
スタＲ１〜Ｒ４のみを用いてシフトレジスタを構成して
も、または電源投入時に“１”に設定されやすいレジス
タＲ５〜Ｒ８のみを用いても本発明のリセット回路を構
成することができる。
“０”に設定されやすいレジスタと“１”に設定されや
すいレジスタとを用いて２つのシフトレジスタを構成し
て論理回路１によりリセット信号ＲＳＴを出力するよう
に構成しているが、必ずしもこのように構成する必要は
なく、例えば電源投入時に“０”に設定されやすいレジ
スタＲ１〜Ｒ４のみを用いてシフトレジスタを構成して
も、または電源投入時に“１”に設定されやすいレジス
タＲ５〜Ｒ８のみを用いても本発明のリセット回路を構
成することができる。
【００２７】なお、図１の実施例のように“０”に設定
されやすいレジスタと“１”に設定されやすいレジスタ
とを共に有するようにすれば、プロセス等の製造上のバ
ラツキによりこの特性が“０”または“１”の片方に設
定されやすいという傾向があったとしても必ず“０”に
設定されやすいレジスタが“１”に設定されやすいレジ
スタかのいずれかはそれらの期待値になる可能性が大き
くなるため、確実に本発明のリセット回路を構成するこ
とができる。
されやすいレジスタと“１”に設定されやすいレジスタ
とを共に有するようにすれば、プロセス等の製造上のバ
ラツキによりこの特性が“０”または“１”の片方に設
定されやすいという傾向があったとしても必ず“０”に
設定されやすいレジスタが“１”に設定されやすいレジ
スタかのいずれかはそれらの期待値になる可能性が大き
くなるため、確実に本発明のリセット回路を構成するこ
とができる。
【００２８】図３は、本発明の他の実施例を示す回路図
であって、この図は単なる接続のみでなく、実際の集積
回路中のレジスタ配置をも示している。
であって、この図は単なる接続のみでなく、実際の集積
回路中のレジスタ配置をも示している。
【００２９】この実施例においては、回路的には図１の
実施例と全く同じであるが、電源投入時に“１”に設定
されやすいレジスタ（Ｒ５，Ｒ７，Ｒ６，Ｒ８）と
“０”に設定されやすいレジスタ（Ｒ２，Ｒ４，Ｒ１，
Ｒ３）とを交互に配置している点に特徴がある。このよ
うな配置を行うことにより、プロセスによるばらつきの
位置への影響を減少させることができ、半導体装置製造
プロセス上のばらつきが生じた場合でも確実にいずれか
のレジスタが予め定めた論理値と異なる値を持つように
している。したがって、製造プロセス上の影響を減少さ
せることができる。
実施例と全く同じであるが、電源投入時に“１”に設定
されやすいレジスタ（Ｒ５，Ｒ７，Ｒ６，Ｒ８）と
“０”に設定されやすいレジスタ（Ｒ２，Ｒ４，Ｒ１，
Ｒ３）とを交互に配置している点に特徴がある。このよ
うな配置を行うことにより、プロセスによるばらつきの
位置への影響を減少させることができ、半導体装置製造
プロセス上のばらつきが生じた場合でも確実にいずれか
のレジスタが予め定めた論理値と異なる値を持つように
している。したがって、製造プロセス上の影響を減少さ
せることができる。
【００３０】図４は本発明にかかる集積回路１００の概
略構成図である。この集積回路１００は一例としてメモ
リ回路である。本発明にかかるリセット回路２０および
このリセット回路から供給されるリセット信号ＲＳＴに
より制御されるメモリ制御回路５０、入出力回路６０、
アドレスレジスタ７０、データレジスタ８０を同一の半
導体基板上に形成したことを特徴とするものである。ま
た、この実施例では各回路用のクロック信号ＣＬＫがリ
セット回路のクロック信号としても使用される。この集
積回路では、リセット信号ＲＳＴを外部から受けるため
の専用端子を必要としない。
略構成図である。この集積回路１００は一例としてメモ
リ回路である。本発明にかかるリセット回路２０および
このリセット回路から供給されるリセット信号ＲＳＴに
より制御されるメモリ制御回路５０、入出力回路６０、
アドレスレジスタ７０、データレジスタ８０を同一の半
導体基板上に形成したことを特徴とするものである。ま
た、この実施例では各回路用のクロック信号ＣＬＫがリ
セット回路のクロック信号としても使用される。この集
積回路では、リセット信号ＲＳＴを外部から受けるため
の専用端子を必要としない。
【００３１】
【発明の効果】以上、実施例に基づいて詳細に説明した
ように、本発明によれば電源投入時の電源電圧の波形に
限定されることなくリセット信号を発生することのでき
るリセット回路を構成することができるため、集積回路
の動作電源電圧が低くともリセット信号を供給すること
ができる。
ように、本発明によれば電源投入時の電源電圧の波形に
限定されることなくリセット信号を発生することのでき
るリセット回路を構成することができるため、集積回路
の動作電源電圧が低くともリセット信号を供給すること
ができる。
【００３２】さらに本発明のリセット回路は半導体基板
上にこれによって駆動される集積回路ともに一体に形成
することができるため、駆動される集積回路の外部にリ
セット信号入力用の専用端子を必要としない。
上にこれによって駆動される集積回路ともに一体に形成
することができるため、駆動される集積回路の外部にリ
セット信号入力用の専用端子を必要としない。
【図１】本発明のリセット回路の一実施例を示す回路図
である。
である。
【図２】図１の回路に用いられるレジスタの詳細回路
図。
図。
【図３】図３は本発明のリセット回路の他の実施例を示
す回路図。
す回路図。
【図４】図４は本発明にかかる集積回路の概略構成図。
【図５】図５は従来のリセット回路の一例を示す回路
図。
図。
【図６】図６は従来の他のリセット回路の一例を示す回
路図。
路図。
１ 論理回路 ２ ＮＡＮＤ回路 ３ ＮＯＲ回路 ４ インバータ ５ ＯＲ回路 ２０ リセット回路 ５０ メモリ制御回路 ６０ 入出力回路 ７０ アドレスレジスタ ８０ データレジス １００ 集積回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−96524（ＪＰ，Ａ) 特開 昭62−130023（ＪＰ，Ａ) 特開 昭62−161212（ＪＰ，Ａ) 特開 平５−28289（ＪＰ，Ａ) 特開 平４−241510（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03K 17/00 - 17/70 G06F 1/00 351 G11C 19/00 H03K 19/003
Claims (8)
- 【請求項１】電源投入から所定時間経過後に予め定めた
論理値に設定される複数のレジスタと、 前記複数のレジスタの各々がそれぞれ前記予め定めた論
理値に設定されている間は一致信号を出力し、少なくと
も１つのレジスタが前記予め定めた論理値と異なった値
となっている間は不一致信号をリセット信号として出力
する論理回路とを備えたリセット回路。 - 【請求項２】前記少なくとも１つのレジスタはプロセス
または回路の設計条件により、電源投入時の論理値が前
記予め定めた論理値と異なる値を持つものであることを
特徴とする請求項１に記載のリセット回路。 - 【請求項３】前記複数のレジスタを直列接続してシフト
レジスタを構成し、所定回数のクロック信号が入力され
るとその論理値が前記予め定めた論理値となるよう構成
したことを特徴とする請求項２に記載のリセット回路。 - 【請求項４】前記シフトレジスタは電源投入時に“０”
に設定され易い複数のレジスタからなる第１のレジスタ
群と、“１”に設定され易い複数のレジスタからなる第
２のレジスタ群からなることを特徴とする請求項３に記
載のリセット回路。 - 【請求項５】前記電源投入時に“０”に設定され易いレ
ジスタと、“１”に設定され易いレジスタとが半導体基
板上に交互に配置されたことを特徴とする請求項４に記
載のリセット回路。 - 【請求項６】電源投入から所定時間経過後に予め定めた
論理値に設定される複数のレジスタと、前記複数のレジ
スタの各々がそれぞれ前記予め定めた論理値に設定され
ている間は一致信号を出力し、少なくとも１つのレジス
タが前記予め定めた論理値と異なった値となっている間
は不一致信号をリセット信号として出力する論理回路と
を有するリセット回路と、このリセット回路のリセット
信号によって制御される回路とを同一半導体基板上に集
積した集積回路。 - 【請求項７】前記リセット回路は、前記複数のレジスタ
が直列接続されたシフトレジスタで構成され、前記集積
回路を動作させるためのクロック信号が所定回数入力さ
れると論理値が前記予め定めた論理値となるよう構成さ
れたことを特徴とする請求項６に記載の集積回路。 - 【請求項８】前記シフトレジスタは電源投入時に“０”
に設定され易い複数のレジスタからなる第１のレジスタ
群と、“１”に設定され易い複数のレジスタからなる第
２のレジスタ群からなり、前記電源投入時に“０”に設
定され易いレジスタと、“１”に設定され易いレジスタ
との各々が交互に配置されたことを特徴とする請求項７
に記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22119193A JP3204575B2 (ja) | 1992-09-11 | 1993-09-06 | リセット回路およびこれを含む集積回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-243750 | 1992-09-11 | ||
| JP24375092 | 1992-09-11 | ||
| JP22119193A JP3204575B2 (ja) | 1992-09-11 | 1993-09-06 | リセット回路およびこれを含む集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177730A JPH06177730A (ja) | 1994-06-24 |
| JP3204575B2 true JP3204575B2 (ja) | 2001-09-04 |
Family
ID=26524143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22119193A Expired - Lifetime JP3204575B2 (ja) | 1992-09-11 | 1993-09-06 | リセット回路およびこれを含む集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3204575B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5029422B2 (ja) * | 2008-02-28 | 2012-09-19 | 富士通セミコンダクター株式会社 | 半導体装置のリセット回路 |
| US8493109B2 (en) * | 2010-03-31 | 2013-07-23 | Qualcomm Incorporated | System and method to control a power on reset signal |
-
1993
- 1993-09-06 JP JP22119193A patent/JP3204575B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177730A (ja) | 1994-06-24 |
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