JP2702147B2 - 集積回路のテストモード設定回路 - Google Patents
集積回路のテストモード設定回路Info
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- JP2702147B2 JP2702147B2 JP63104737A JP10473788A JP2702147B2 JP 2702147 B2 JP2702147 B2 JP 2702147B2 JP 63104737 A JP63104737 A JP 63104737A JP 10473788 A JP10473788 A JP 10473788A JP 2702147 B2 JP2702147 B2 JP 2702147B2
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- JP
- Japan
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- signal
- circuit
- test mode
- input
- mode setting
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- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は集積回路のテストモード設定回路に関し、特
に実際に市場で使用される状態と、単に製造試験として
用いる状態とを選択する集積回路のテストモード設定回
路に関する。
に実際に市場で使用される状態と、単に製造試験として
用いる状態とを選択する集積回路のテストモード設定回
路に関する。
集積回路（以下ICという）の品質を保証するために
は、通常機能試験や電気的特性試験が実施されるが、こ
れらの試験を容易に実施できるようにするため、IC内に
一般的にテスト回路が内蔵されている。
は、通常機能試験や電気的特性試験が実施されるが、こ
れらの試験を容易に実施できるようにするため、IC内に
一般的にテスト回路が内蔵されている。
従来この種のテストモード設定回路は、テストモード
設定用としてICに専用入力端子を設け、このモード設定
信号の論理レベル状態で内部の論理回路を制御し、テス
トモードの設定の選択，非選択を行なう方式であった。
設定用としてICに専用入力端子を設け、このモード設定
信号の論理レベル状態で内部の論理回路を制御し、テス
トモードの設定の選択，非選択を行なう方式であった。
上述した従来の集積回路のテストモード設定回路で
は、ICチップに外部に接触するための専用のパッドが必
要となりチップ面積が大きくなってしまい、また、IC製
品に組み立てた場合には端子数増加により、製品が大型
化するため価格が高くなってしまうという問題があっ
た。
は、ICチップに外部に接触するための専用のパッドが必
要となりチップ面積が大きくなってしまい、また、IC製
品に組み立てた場合には端子数増加により、製品が大型
化するため価格が高くなってしまうという問題があっ
た。
本発明の目的は、IC内のテストモード設定用パッド及
び端子を不要とし、テストモード設定機能を内蔵する集
積回路のテストモード設定回路を提供することにある。
び端子を不要とし、テストモード設定機能を内蔵する集
積回路のテストモード設定回路を提供することにある。
集積回路のテストモードは、第１及び第２の入力信号
を入力するEXOR回路と、該EXOR回路のEXOR信号を入力す
る複数段のシフトレジスタと、該シフトレジスタの各段
の出力信号を入力する第１のAND回路と、該第１のAND回
路のAND信号の反転信号と前記EXOR信号と前記第２の入
力信号とを入力する第２のAND回路とを有し、該第２のA
ND回路の出力信号を前記シフトレジスタのクロック信号
としかつ第３の入力信号の反転信号を前記シフトレジス
タのリセット信号として入力し、前記第１のAND信号を
出力端にテストモード設定信号として供給して構成され
ている。
を入力するEXOR回路と、該EXOR回路のEXOR信号を入力す
る複数段のシフトレジスタと、該シフトレジスタの各段
の出力信号を入力する第１のAND回路と、該第１のAND回
路のAND信号の反転信号と前記EXOR信号と前記第２の入
力信号とを入力する第２のAND回路とを有し、該第２のA
ND回路の出力信号を前記シフトレジスタのクロック信号
としかつ第３の入力信号の反転信号を前記シフトレジス
タのリセット信号として入力し、前記第１のAND信号を
出力端にテストモード設定信号として供給して構成され
ている。
次に本発明の実施例について図面を用いて説明する。
第１図は本発明の一実施例の回路図である。
テストモード設定回路は、第１及び第２の入力信号を
Si1及びSi2を入力するEXOR回路１と、そのEXOR信号S1を
入力する複数段のシフトレジスタ10と、その各段の出力
信号S3〜S6を入力する第１のAND回路６と、そのAND信号
の反転信号SIとEXOR信号S1と第２の入力信号Si2を入力
する第２のAND回路７とを有し、その出力信号S2をシフ
トレジスタ10のクロック信号としかつ第３の入力信号S
i3の反転信号をシフトレジスタ10のリセット信号Srとし
て入力し、第１のAND信号を出力端Toにテストモード設
定信号Stとして供給して構成されている。
Si1及びSi2を入力するEXOR回路１と、そのEXOR信号S1を
入力する複数段のシフトレジスタ10と、その各段の出力
信号S3〜S6を入力する第１のAND回路６と、そのAND信号
の反転信号SIとEXOR信号S1と第２の入力信号Si2を入力
する第２のAND回路７とを有し、その出力信号S2をシフ
トレジスタ10のクロック信号としかつ第３の入力信号S
i3の反転信号をシフトレジスタ10のリセット信号Srとし
て入力し、第１のAND信号を出力端Toにテストモード設
定信号Stとして供給して構成されている。
シフトレジスタ10は、４段縦続接続のＤタイプ・フリ
ップフロップ回路２〜５を有している。
ップフロップ回路２〜５を有している。
次に本実施例の動作をタイミングチャートを用いて詳
細に説明する。
細に説明する。
第２図及び第３図は第１図の回路を説明するための各
部の信号のタイミング図である。
部の信号のタイミング図である。
第２図に示すように、テストモードを選択する場合
は、まず、第１の入力信号Si1として外部の発振回路か
ら1/2分割比のクロックを入力し、第２の入力信号Si2と
して入力信号Si1の波形Ｐの反転波形を入力する。
は、まず、第１の入力信号Si1として外部の発振回路か
ら1/2分割比のクロックを入力し、第２の入力信号Si2と
して入力信号Si1の波形Ｐの反転波形を入力する。
従って、この二つの信号波形Ｐ及びを入力とするEX
OR回路１のEXOR信号S1は高レベルだけになる。
OR回路１のEXOR信号S1は高レベルだけになる。
またシフトレジスタ10のリセット信号Srをつくる第３
の入力信号Si3が高レベルのときは、シフトレジスタ10
のＤタイプ・フリップフロップ２〜５は全てリセットさ
れている。
の入力信号Si3が高レベルのときは、シフトレジスタ10
のＤタイプ・フリップフロップ２〜５は全てリセットさ
れている。
このときAND回路６のAND信号Stは低レベルとなるから
インバータ９反転信号SIは高レベルになる。
インバータ９反転信号SIは高レベルになる。
以上により、AND回路７のAND信号S2は、EXOR信号S1と
反転信号SIが高レベルであるから、第２の入力信号Si2
をそのままAND信号S2として出力する。
反転信号SIが高レベルであるから、第２の入力信号Si2
をそのままAND信号S2として出力する。
次に、シフトレジスタ10は、前述よりリセット解除後
EXOR回路１から高レベルのデータを入力信号Si2のクロ
ックにより出力信号S3〜S6に示すようにデータのシフト
動作をするが、シフトレジスト10の手段のＤタイプ・フ
リップフロップ２〜５の出力信号S3〜S6が全て高レベル
になると、AND回路６の出力信号Stが高レベルになる。
EXOR回路１から高レベルのデータを入力信号Si2のクロ
ックにより出力信号S3〜S6に示すようにデータのシフト
動作をするが、シフトレジスト10の手段のＤタイプ・フ
リップフロップ２〜５の出力信号S3〜S6が全て高レベル
になると、AND回路６の出力信号Stが高レベルになる。
同時にAND信号S2は低レベルに固定され、シフトレジ
スタ10のシフト動作が停止される。
スタ10のシフト動作が停止される。
この時のAND回路６のAND信号をテストモードを設定信
号Stとして使用する。
号Stとして使用する。
テストモード設定信号Stを低レベルにし、テストモー
ドを解除するには、第３の入力信号Si3を高レベルに
し、リセット信号Srを低レベルにする。
ドを解除するには、第３の入力信号Si3を高レベルに
し、リセット信号Srを低レベルにする。
次に、テストモードを設定せずに通常のデータ信号が
Si1〜Si3に加わる場合について説明する。
Si1〜Si3に加わる場合について説明する。
第３図に示すように、第１の入力信号Si1は第２図の
場合と同一であり、第２の入力信号Si2として外部の発
振回路より十分周期長い信号波形Ｌを入力したとする。
場合と同一であり、第２の入力信号Si2として外部の発
振回路より十分周期長い信号波形Ｌを入力したとする。
第３の入力信号Si3によりシフトレジスタ10をリセッ
ト状態からリセット解除にしたときは、EXOR回路１のEX
OR信号S1は、入力信号Si2が高レベル時では入力信号Si1
を反転し、低レベル時では入力信号Si1を正転した波形
となる。
ト状態からリセット解除にしたときは、EXOR回路１のEX
OR信号S1は、入力信号Si2が高レベル時では入力信号Si1
を反転し、低レベル時では入力信号Si1を正転した波形
となる。
また、シフトレジスタ10のクロックを作るAND信号S2
は、入力信号Si2とEXOR信号S1とテストモード設定信号S
tの反転信号SIの論理積であるから、第２の入力信号Si2
が高レベルのときにのみEXOR信号S1をAND信号S2として
出力する。
は、入力信号Si2とEXOR信号S1とテストモード設定信号S
tの反転信号SIの論理積であるから、第２の入力信号Si2
が高レベルのときにのみEXOR信号S1をAND信号S2として
出力する。
なお、反転信号S1がシフトレジスタ10に入力されるタ
イミングは、反転信号S1がAND回路７に入力される時点
よりも十分遅く、信号S2が立ち上がった後になるように
する。
イミングは、反転信号S1がAND回路７に入力される時点
よりも十分遅く、信号S2が立ち上がった後になるように
する。
従って、この時には、シフトレジスタ10に転送される
データには第３図のS3〜S6に示すように高レベルが存在
しなくなるから、AND回路７のテストモード設定信号St
は常に低レベルを出力することになり、テストモードを
設定しない。
データには第３図のS3〜S6に示すように高レベルが存在
しなくなるから、AND回路７のテストモード設定信号St
は常に低レベルを出力することになり、テストモードを
設定しない。
以上のように、本実施例では、専用のテストモード専
用端子を設けず、通常のデータ信号用の入力端子を利用
して、第１の入力信号とその反転波形の第２の入力信号
を入力することによってテストモード設定ができ、その
条件以外は通常のデータ信号入力端子として使用でき
る。
用端子を設けず、通常のデータ信号用の入力端子を利用
して、第１の入力信号とその反転波形の第２の入力信号
を入力することによってテストモード設定ができ、その
条件以外は通常のデータ信号入力端子として使用でき
る。
以上説明したように本発明では、実際の仕様上におい
てのみ使用する入力端子のみを使用して、テストモード
に設定できるため、テスト専用端子が不要になり、製品
の端子数を削減できる。
てのみ使用する入力端子のみを使用して、テストモード
に設定できるため、テスト専用端子が不要になり、製品
の端子数を削減できる。
高集積化の進む現在においては、テスト端子１個分の
スペース内に組み込まれる論理回路数（トランジスタ
数）が非常に多いため本発明の効果は大きい。
スペース内に組み込まれる論理回路数（トランジスタ
数）が非常に多いため本発明の効果は大きい。
第１図は本発明の一実施例の回路図、第２図及び第３図
は第１図の回路の動作を説明するための各部信号のタイ
ミング図である。 １……EXOR回路、２〜５……Ｄタイプ・フリップフロッ
プ回路、6,7……第１及び第２のAND回路、8,9……第１
及び第２インバータ、10……シフトレジスタ、S1……EX
OR信号、S2……第２のAND信号S3〜S6……第１〜第４の
フリップフロップ信号、SI……反転信号、Si1〜Si3……
第１〜第３の入力信号、Sr……リセット信号、St……テ
ストモード設定信号。
は第１図の回路の動作を説明するための各部信号のタイ
ミング図である。 １……EXOR回路、２〜５……Ｄタイプ・フリップフロッ
プ回路、6,7……第１及び第２のAND回路、8,9……第１
及び第２インバータ、10……シフトレジスタ、S1……EX
OR信号、S2……第２のAND信号S3〜S6……第１〜第４の
フリップフロップ信号、SI……反転信号、Si1〜Si3……
第１〜第３の入力信号、Sr……リセット信号、St……テ
ストモード設定信号。
Claims (1)
- 【請求項１】第１及び第２の入力信号を入力するEXOR回
路と、該EXOR回路のEXOR信号を入力する複数段のシフト
レジスタと、該シフトレジスタの各段の出力信号を入力
する第１のAND回路と、該第１のAND回路のAND信号の反
転信号と前記EXOR信号と前記第２の入力信号とを入力す
る第２のAND回路とを有し、該第２のAND回路の出力信号
を前記シフトレジスタのクロック信号としかつ第３の入
力信号の反転信号を前記シフトレジスタのリセット信号
として入力し、前記第１のAND信号を出力端にテストモ
ード設定信号として供給することを特徴とする集積回路
のテストモード設定回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63104737A JP2702147B2 (ja) | 1988-04-26 | 1988-04-26 | 集積回路のテストモード設定回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63104737A JP2702147B2 (ja) | 1988-04-26 | 1988-04-26 | 集積回路のテストモード設定回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01274081A JPH01274081A (ja) | 1989-11-01 |
| JP2702147B2 true JP2702147B2 (ja) | 1998-01-21 |
Family
ID=14388811
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63104737A Expired - Lifetime JP2702147B2 (ja) | 1988-04-26 | 1988-04-26 | 集積回路のテストモード設定回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2702147B2 (ja) |
-
1988
- 1988-04-26 JP JP63104737A patent/JP2702147B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01274081A (ja) | 1989-11-01 |
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