JPS61126821A - ロジツクｌｓｉ回路 - Google Patents
ロジツクｌｓｉ回路Info
- Publication number
- JPS61126821A JPS61126821A JP59247137A JP24713784A JPS61126821A JP S61126821 A JPS61126821 A JP S61126821A JP 59247137 A JP59247137 A JP 59247137A JP 24713784 A JP24713784 A JP 24713784A JP S61126821 A JPS61126821 A JP S61126821A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- circuit
- clock
- selection
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Electric Properties And Detecting Electric Faults (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明はロジックＬ８Ｉ回路に関し、とくにそのチェッ
クを行う際のテスト回路を改良したロジックＬ８Ｉ回路
に関する。
クを行う際のテスト回路を改良したロジックＬ８Ｉ回路
に関する。
ロジックＬＳＩ回路内部のカウンタ回路のテストは、カ
ウンタ回路にＬＳＩ回路内部のクロックとは別のクロッ
クを外部から与えることＫより行っている。
ウンタ回路にＬＳＩ回路内部のクロックとは別のクロッ
クを外部から与えることＫより行っている。
従来のカラ／タテスト回路を第１図及び第２図に示す。
第１図において、１０１は選択信号Ｃにより、Ｌ８Ｉ内
部のクロックＡとＬＳＩ外部からのテストクロックＢと
の一方を選択する選択（ロ）路であ、り、１０２はその
選択されたクロックＤＩＣよシカラントを行うカウンタ
である。
部のクロックＡとＬＳＩ外部からのテストクロックＢと
の一方を選択する選択（ロ）路であ、り、１０２はその
選択されたクロックＤＩＣよシカラントを行うカウンタ
である。
クロックＡはＬＳＩ内部の他の論理回路からの信号であ
る為に、Ｌ８Ｉ内部の他の回路から影響を受け、テスト
時間が長くなる。これを避ける為にＬＳＩ内部の影響を
受けないテスト用クロックＢによシカウンタ１０２を動
作させる。
る為に、Ｌ８Ｉ内部の他の回路から影響を受け、テスト
時間が長くなる。これを避ける為にＬＳＩ内部の影響を
受けないテスト用クロックＢによシカウンタ１０２を動
作させる。
また、第２図は、第１図のカウンタ１０２を複数個Ｏカ
ウンタ２０２，２０４，２０６に分けた構成になってい
る。２０１は選択信号ＣＫよ、９ＬＳＩ内部のクロック
ＡとＬＳＩ外部からのテスト用クロックＢを選択する回
路であシ、２０２はその選択されたクロックｆによシカ
ラントを行うカウンタである。２０３は選択信号ｄによ
シカウンタ２０２の出力ｇとテスト用クロックｂを選択
する回路であり、２０４は七の選択されたクロックｈに
よシカラントを行うカウンタである。更に１２０５は選
択信号ｅによシカウ／り２０４の出力ｉとテスト用クロ
ックｂを選択する回路であり、２０６はその選択された
クロックｉによシカラントを行うカウンタで６！０．に
はその出力である。
ウンタ２０２，２０４，２０６に分けた構成になってい
る。２０１は選択信号ＣＫよ、９ＬＳＩ内部のクロック
ＡとＬＳＩ外部からのテスト用クロックＢを選択する回
路であシ、２０２はその選択されたクロックｆによシカ
ラントを行うカウンタである。２０３は選択信号ｄによ
シカウンタ２０２の出力ｇとテスト用クロックｂを選択
する回路であり、２０４は七の選択されたクロックｈに
よシカラントを行うカウンタである。更に１２０５は選
択信号ｅによシカウ／り２０４の出力ｉとテスト用クロ
ックｂを選択する回路であり、２０６はその選択された
クロックｉによシカラントを行うカウンタで６！０．に
はその出力である。
第１図ではカウンタ１０２の段数が多くなるとテスト用
クロックＢからカウンタ１０２の出力Ｅが変化するのに
必要なテスト用りロックＢＯ数が２のべき乗で増して行
く為に、テスト時間が膨大になってしまう。
クロックＢからカウンタ１０２の出力Ｅが変化するのに
必要なテスト用りロックＢＯ数が２のべき乗で増して行
く為に、テスト時間が膨大になってしまう。
第２図では第１図のカウンタ１０２ｆ、分割して後述す
るようなテストを行う為テスト時間は長くはならないが
、分割数が多くなるに伴い選択用端子が増え、ＬＳＩの
入力端子が増え、小型化をねらいとするＬＳＩが、テス
ト信号の選択用端子という本来の目的以外の端子によシ
、大きなパッケージになってしまう。
るようなテストを行う為テスト時間は長くはならないが
、分割数が多くなるに伴い選択用端子が増え、ＬＳＩの
入力端子が増え、小型化をねらいとするＬＳＩが、テス
ト信号の選択用端子という本来の目的以外の端子によシ
、大きなパッケージになってしまう。
本発明の目的は、テストクロックを選択する為の選択用
端子を持たずに、分割されたカウンタにテストクロック
を選択して供給することのできるロジックＬＳＩ回路を
提供するととに６る。
端子を持たずに、分割されたカウンタにテストクロック
を選択して供給することのできるロジックＬＳＩ回路を
提供するととに６る。
本発明のロジックＬＳＩ回路は、内部クロックと外部ク
ロックとの一方を選択して出力する第一の選択回路と、
前記第一の選択回路の出力をカウントする第一のカウン
タと、前記第一のカウンタからのカウンタ出力と前記外
部りａツクとの一方を選択して出力する第二の選択回路
と、前記第二の選択回路の出力をカウントする第二のカ
ウンタと、前記第二のカウンタからのカウンタ出力と前
記外部クロックとの一方を選択して出力する第三の選択
回路と、前記第三の選択回路の出力をカウントする第三
の選択回路と、前記第一、第二、第三の選択回路が前記
外部クロックを選択する期間を制御して前記第一、第二
、第三の選択回路を同時にカウント終了嘔せる制御回路
とを内蔵することを特徴とする。
ロックとの一方を選択して出力する第一の選択回路と、
前記第一の選択回路の出力をカウントする第一のカウン
タと、前記第一のカウンタからのカウンタ出力と前記外
部りａツクとの一方を選択して出力する第二の選択回路
と、前記第二の選択回路の出力をカウントする第二のカ
ウンタと、前記第二のカウンタからのカウンタ出力と前
記外部クロックとの一方を選択して出力する第三の選択
回路と、前記第三の選択回路の出力をカウントする第三
の選択回路と、前記第一、第二、第三の選択回路が前記
外部クロックを選択する期間を制御して前記第一、第二
、第三の選択回路を同時にカウント終了嘔せる制御回路
とを内蔵することを特徴とする。
本発明による実施例を第３図に示す。第３図において、
３０１は選択信号ＣＫよｆｉＬｓＩ内部のクロックＡと
ＬＳＩ外部からのテスト用クロックＢを選択する選択回
路でめシ、３０２はその選択されたクロックｆによシカ
ラントを行うカウンタである。３０３は選択信号ｄによ
シカウンタ３０２の出力ｇとテスト用クロックＢを選択
する選択回路であｊＤ、３０４はその選択されたクロッ
クｈによりカウントを行うカウンタである。更に、３０
５は選択信号ｅによシカウンタ３０４の出力ｉとテスト
用クロックＢを選択する選択回路であり、３０６はその
選択されたクロックｊＫよυカウントを行うカウンタで
６！ｉｌｌ、ｋはその出力でおる。
３０１は選択信号ＣＫよｆｉＬｓＩ内部のクロックＡと
ＬＳＩ外部からのテスト用クロックＢを選択する選択回
路でめシ、３０２はその選択されたクロックｆによシカ
ラントを行うカウンタである。３０３は選択信号ｄによ
シカウンタ３０２の出力ｇとテスト用クロックＢを選択
する選択回路であｊＤ、３０４はその選択されたクロッ
クｈによりカウントを行うカウンタである。更に、３０
５は選択信号ｅによシカウンタ３０４の出力ｉとテスト
用クロックＢを選択する選択回路であり、３０６はその
選択されたクロックｊＫよυカウントを行うカウンタで
６！ｉｌｌ、ｋはその出力でおる。
３０７はテスト用クロックＢから選択信号Ｃ２ｄ、ｅを
作成する制御回路であシ、その詳細を第４図に示す。制
御回路３０７は複数段のシフトレジスタより構成されテ
ストクロックＢが入ることによシ入力端子りのハイレベ
ル信号が順にシフトし、出力Ｑ１．Ｑ鵞、Ｑｓは各々が
選択回路を通じて接続しているカウンタ３０２，３０４
，３０６のカウント数に応じて順次入力端子りの信号を
出力し、選択回路の制御を行う。
作成する制御回路であシ、その詳細を第４図に示す。制
御回路３０７は複数段のシフトレジスタより構成されテ
ストクロックＢが入ることによシ入力端子りのハイレベ
ル信号が順にシフトし、出力Ｑ１．Ｑ鵞、Ｑｓは各々が
選択回路を通じて接続しているカウンタ３０２，３０４
，３０６のカウント数に応じて順次入力端子りの信号を
出力し、選択回路の制御を行う。
ｗＩｓ図にカウンタ３０２が３分周Ｏカウンタ。
カウンタ３０４が２分周のカクンタ、カウンタ３０６が
５分周のカウンタの時のタイムチャートを示す。この時
Ｑ！はテストクロックｂの３クロツクで変化しｓＱｚは
テストクロックｂの４クロツクで変化し、Ｑｓはテスト
クロックＢの１クロツクで変化する。これにより全ての
カウンタは最終的にテストクロックＢの６クロツクで同
時にカウントアツプすることが出来る。また、このシフ
トレジスタはカウンタ３０６の出力ｋによりリセットさ
れ通常の状態に戻る。
５分周のカウンタの時のタイムチャートを示す。この時
Ｑ！はテストクロックｂの３クロツクで変化しｓＱｚは
テストクロックｂの４クロツクで変化し、Ｑｓはテスト
クロックＢの１クロツクで変化する。これにより全ての
カウンタは最終的にテストクロックＢの６クロツクで同
時にカウントアツプすることが出来る。また、このシフ
トレジスタはカウンタ３０６の出力ｋによりリセットさ
れ通常の状態に戻る。
本発明によシ、直列に連なった数段のカウンタのテスト
を行う際に、１本のテスト用クロック端子によシロシッ
クＬＳＩ回路のカウンタをテストすることが可能となる
。
を行う際に、１本のテスト用クロック端子によシロシッ
クＬＳＩ回路のカウンタをテストすることが可能となる
。
第１図、第２図は従来例を示すブロック図、第３図は本
発明の一実施例を示すブロック図、第４図は第３図中の
制御回路を示すブロック図、第５図は第３図の動作を示
すタイムチャートである。 １０１・・・・・・選択回路、１０２・・・・・・カウ
ンタ、Ａ・・・・・・内部のクロック、Ｂ・・・・・・
外部からのテストクロック、Ｃ・・・・・・外部からの
選択信号、Ｄ・・・・・・カウンタ用クロック、Ｅ・・
・・・・カウンタ出力、２０１゜２０３．２０５・・・
・・・選択回路、２０２，２０４，２０６・・・・・・
カウンタ、ｄ、ｅ・・・・・・選択信号、ｆ、ｈ、ｊ・
・・・・・カウンタ用クロックｓｇ＊ｉｅｋ・・・・・
・カウンタ出力、３０１，３０３，３０５・・・・・・
選択回路、３０２゜３０４．３０６・・・・・・カウン
タ、３０７・・・・・・制御回路、４０１・・・・・・
シフトレジスタ。 第 １ 面 ＄ ２ 回 第３ 図 茅４ 図
発明の一実施例を示すブロック図、第４図は第３図中の
制御回路を示すブロック図、第５図は第３図の動作を示
すタイムチャートである。 １０１・・・・・・選択回路、１０２・・・・・・カウ
ンタ、Ａ・・・・・・内部のクロック、Ｂ・・・・・・
外部からのテストクロック、Ｃ・・・・・・外部からの
選択信号、Ｄ・・・・・・カウンタ用クロック、Ｅ・・
・・・・カウンタ出力、２０１゜２０３．２０５・・・
・・・選択回路、２０２，２０４，２０６・・・・・・
カウンタ、ｄ、ｅ・・・・・・選択信号、ｆ、ｈ、ｊ・
・・・・・カウンタ用クロックｓｇ＊ｉｅｋ・・・・・
・カウンタ出力、３０１，３０３，３０５・・・・・・
選択回路、３０２゜３０４．３０６・・・・・・カウン
タ、３０７・・・・・・制御回路、４０１・・・・・・
シフトレジスタ。 第 １ 面 ＄ ２ 回 第３ 図 茅４ 図
Claims (1)
- 内部クロックと外部クロックとの一方を選択して出力す
る第一の選択回路と、前記第一の選択回路の出力をカウ
ントする第一のカウンタと、前記第一のカウンタからの
カウンタ出力と前記外部クロックとの一方を選択して出
力する第二の選択回路と、前記第二の選択回路の出力を
カウントする第二のタウンタと、前記第二のカウンタか
らのカウンタ出力と前記外部クロックとの一方を選択し
て出力する第三の選択回路と、前記第三の選択回路の出
力をカウントする第三の選択回路と、前記第一、第二、
第三の選択回路が前記外部クロックを選択する期間を制
御して前記第一、第二、第三の選択回路を同時にカウン
ト終了させる制御回路とを内蔵することを特徴とするロ
ジックＬＳＩ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247137A JPS61126821A (ja) | 1984-11-22 | 1984-11-22 | ロジツクｌｓｉ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59247137A JPS61126821A (ja) | 1984-11-22 | 1984-11-22 | ロジツクｌｓｉ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61126821A true JPS61126821A (ja) | 1986-06-14 |
Family
ID=17158980
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59247137A Pending JPS61126821A (ja) | 1984-11-22 | 1984-11-22 | ロジツクｌｓｉ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61126821A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292719A (ja) * | 1987-05-25 | 1988-11-30 | Nec Corp | カウンタ回路 |
| JPH025938U (ja) * | 1988-06-27 | 1990-01-16 |
-
1984
- 1984-11-22 JP JP59247137A patent/JPS61126821A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63292719A (ja) * | 1987-05-25 | 1988-11-30 | Nec Corp | カウンタ回路 |
| JPH025938U (ja) * | 1988-06-27 | 1990-01-16 |
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