JPH0210175A - テスト端子を持つ半導体集積回路 - Google Patents
テスト端子を持つ半導体集積回路Info
- Publication number
- JPH0210175A JPH0210175A JP63160507A JP16050788A JPH0210175A JP H0210175 A JPH0210175 A JP H0210175A JP 63160507 A JP63160507 A JP 63160507A JP 16050788 A JP16050788 A JP 16050788A JP H0210175 A JPH0210175 A JP H0210175A
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- JP
- Japan
- Prior art keywords
- terminal
- test
- gate array
- code
- counter
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 6
- 238000001514 detection method Methods 0.000 abstract description 7
- 238000010586 diagram Methods 0.000 description 6
- 210000001550 testis Anatomy 0.000 description 3
- 235000002597 Solanum melongena Nutrition 0.000 description 1
- 244000061458 Solanum melongena Species 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、ゲートアレイの故障検出率を高めるため、集
積回路の任意のテストポイントに対し外部からのアクセ
スを可能にしたテスト端子を持つ半導体集積回路に関す
る。
積回路の任意のテストポイントに対し外部からのアクセ
スを可能にしたテスト端子を持つ半導体集積回路に関す
る。
［従来の技術］
従来より、ゲートアレイの故障検出率を向上させるため
、集積回路の外部にテスト端子を設けると共に、このテ
スト端子からの信号入力によって集積回路内部の任意の
テストポイントに対し外部からのアクセスを可能にした
回路が知られている。
、集積回路の外部にテスト端子を設けると共に、このテ
スト端子からの信号入力によって集積回路内部の任意の
テストポイントに対し外部からのアクセスを可能にした
回路が知られている。
第５図はこの種のＬＳＩの一例を示す。ＬＳｌｌは、内
部にその本来の機能を持つゲートアレイ２と、テスト時
にのみ使用されるマルチプレクサ３とを備えている。ま
た、ＬＳＩＩは、外部端子として、通常のゲートアレイ
入出力ビン４に加え、ＴＥＳＴ１端子５．ＴＥＳＴ２端
子６及びＯＵＴ端子７を備えている。
部にその本来の機能を持つゲートアレイ２と、テスト時
にのみ使用されるマルチプレクサ３とを備えている。ま
た、ＬＳＩＩは、外部端子として、通常のゲートアレイ
入出力ビン４に加え、ＴＥＳＴ１端子５．ＴＥＳＴ２端
子６及びＯＵＴ端子７を備えている。
このＬＳｌｌによれば、ＴＥＳＴＩ端子５及びＴＥＳＴ
２端子６に供給する２進コードに基づいてマルチプレク
サ３がゲートアレイ２の任意のテストポイン１〜Ｐ＋（
ｉはＯ乃至３のうちの一つ）を選択し、ＯＵＴ端子７を
介して外部に出力する。
２端子６に供給する２進コードに基づいてマルチプレク
サ３がゲートアレイ２の任意のテストポイン１〜Ｐ＋（
ｉはＯ乃至３のうちの一つ）を選択し、ＯＵＴ端子７を
介して外部に出力する。
従って、各テストポイントＰ。乃至Ｐ３の状態を外部か
らの操作によって確認することができ、これによりゲー
トアレイ２の故障検出率を高めることができる。
らの操作によって確認することができ、これによりゲー
トアレイ２の故障検出率を高めることができる。
また、第６図に示ずＬ Ｓ Ｔ ］、 １は、外部端子
として通常のゲートアレイ入出力ビン１−２の他にＴＥ
ＳＴＩ端子１３とＴＥＳＴ２端子１４とを備え、これら
ＴＥＳＴＩ端子１３とＴＥＳＴ２端子１４とを介してゲ
ートアレイ１５の内部に設けた複数のフリップフロップ
のリセット端子等のナス１〜ポイントＸ。、Ｘｌに独立
にリセットパルスを供給することができるようになって
いる。
として通常のゲートアレイ入出力ビン１−２の他にＴＥ
ＳＴＩ端子１３とＴＥＳＴ２端子１４とを備え、これら
ＴＥＳＴＩ端子１３とＴＥＳＴ２端子１４とを介してゲ
ートアレイ１５の内部に設けた複数のフリップフロップ
のリセット端子等のナス１〜ポイントＸ。、Ｘｌに独立
にリセットパルスを供給することができるようになって
いる。
［発明が解決しようとする課題］
しかしながら、上述した従来のテスト端子付きＬＳＩで
は、いずれの場合にも、デス１−ポイン１〜が増えると
、これに伴って設けるべきテスト端子も増えるという問
題点があった。本来、ゲートアレイの入出力ビンは、そ
の本来の機能を外部へ伝達するために存在するものであ
る。従って、内部のテスト用に多数の外部端子を設ける
のは好ましくない。
は、いずれの場合にも、デス１−ポイン１〜が増えると
、これに伴って設けるべきテスト端子も増えるという問
題点があった。本来、ゲートアレイの入出力ビンは、そ
の本来の機能を外部へ伝達するために存在するものであ
る。従って、内部のテスト用に多数の外部端子を設ける
のは好ましくない。
本発明はかかる問題点に鑑みてなされたものであって、
少ないテスト用外部端子で多数のテストポイントに対す
る外部からのアクセスを可能にし、故障検出率を更に一
層向上させることができるナスｌ一端子を持つ半導体集
積回路を提供することを目的とする。
少ないテスト用外部端子で多数のテストポイントに対す
る外部からのアクセスを可能にし、故障検出率を更に一
層向上させることができるナスｌ一端子を持つ半導体集
積回路を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体集積回路は、テスト用外部端子と、
このテスト用外部端子への直列パルスの入力に従って任
意のコードを出力するレジスタと、このレジスタの出力
に基づいて前記コードで特定される集積回路内部のテス
トポイントに対し外部からのアクセスを可能にする手段
とを有している。
このテスト用外部端子への直列パルスの入力に従って任
意のコードを出力するレジスタと、このレジスタの出力
に基づいて前記コードで特定される集積回路内部のテス
トポイントに対し外部からのアクセスを可能にする手段
とを有している。
［作用］
本発明においては、テスト用外部端子に直列パルスを任
意の個数だけ入力すると、レジスタがこれに従って任意
のコートを出力する。そして、この回路内部に出力され
るコードに基づいて所定のテストポイントに対する外部
からのアクセスが可能になる。従って、本発明によれは
、テストポイン１〜の数はレジスタから出力されるコー
ドのビット数によって決まり、且つ上記コードは外部か
らの直列パルスの入力により任意の値に設定可能である
ことから、テスト用外部端子の数は少なくとも１つあれ
ば足りる。よって、少ないテスト用外部端子で多数のテ
ストポイントに対する外部からのアクセスが可能になる
。
意の個数だけ入力すると、レジスタがこれに従って任意
のコートを出力する。そして、この回路内部に出力され
るコードに基づいて所定のテストポイントに対する外部
からのアクセスが可能になる。従って、本発明によれは
、テストポイン１〜の数はレジスタから出力されるコー
ドのビット数によって決まり、且つ上記コードは外部か
らの直列パルスの入力により任意の値に設定可能である
ことから、テスト用外部端子の数は少なくとも１つあれ
ば足りる。よって、少ないテスト用外部端子で多数のテ
ストポイントに対する外部からのアクセスが可能になる
。
［実施例］
以下、本発明の実施例について添付の図面を参照して説
明する。
明する。
第１図は本発明の実施例に係るＬＳＩを示すブロック図
である。ＬＳＩ２１は、内部にその本来の機能を持つゲ
ートアレイ２２と、デス１〜時にのみ使用されるカウン
タ２３及びマルチプレクサ２４とを備えている。また、
ＬＳＩ２１は、外部端子として通常のゲートアレイ入出
力ビン２５に加え、ＲＥＳＥＴ端子２６、ＴＥＳＴ端子
２７及びＯＵＴ端子２８を備えている。ＲＥＳＥＴ端子
２６はカウンタ２３のリセット端子Ｒに接続されている
。なお、このＲＥＳＥＴ端子２６としてゲートアレイ２
２のリセット端子を共通に用いるようにすれば、外部端
子数をより少なくできる。ＴＥＳＴ端子２７は、カウン
タ２３のクロック入力端子Ｃに接続されている。カウン
タ２３は、４ビツトの２進コードＱ。乃至Ｑ３を出力す
る。このコードＱｏ乃至Ｑ３は、マルチプレクサ（１６
→１）２４の選択信号として与えられてる。マルチプレ
クサ２４は、コードＱｏ乃至Ｑ３によって示されるゲー
トアレイのテストポイントＰ、（ｉ＝０乃至１５）の状
態をＯＵＴ端子２８を介して外部に出力する。
である。ＬＳＩ２１は、内部にその本来の機能を持つゲ
ートアレイ２２と、デス１〜時にのみ使用されるカウン
タ２３及びマルチプレクサ２４とを備えている。また、
ＬＳＩ２１は、外部端子として通常のゲートアレイ入出
力ビン２５に加え、ＲＥＳＥＴ端子２６、ＴＥＳＴ端子
２７及びＯＵＴ端子２８を備えている。ＲＥＳＥＴ端子
２６はカウンタ２３のリセット端子Ｒに接続されている
。なお、このＲＥＳＥＴ端子２６としてゲートアレイ２
２のリセット端子を共通に用いるようにすれば、外部端
子数をより少なくできる。ＴＥＳＴ端子２７は、カウン
タ２３のクロック入力端子Ｃに接続されている。カウン
タ２３は、４ビツトの２進コードＱ。乃至Ｑ３を出力す
る。このコードＱｏ乃至Ｑ３は、マルチプレクサ（１６
→１）２４の選択信号として与えられてる。マルチプレ
クサ２４は、コードＱｏ乃至Ｑ３によって示されるゲー
トアレイのテストポイントＰ、（ｉ＝０乃至１５）の状
態をＯＵＴ端子２８を介して外部に出力する。
第２図は、上記ＬＳＩ２１の動作を説明するための入出
力波形を示す図である。ＲＥＳＥＴ端子２６にＲＥＳＥ
Ｔパルスが入力されると、カウンタ２３の出力Ｑｏ乃至
Ｑ３は’ ｏ ｏ ｏ ｏ ”になる。
力波形を示す図である。ＲＥＳＥＴ端子２６にＲＥＳＥ
Ｔパルスが入力されると、カウンタ２３の出力Ｑｏ乃至
Ｑ３は’ ｏ ｏ ｏ ｏ ”になる。
ＴＥＳＴ端子２７に直列パルスが例えば２個入力される
と、カウンタ２３からはコード°’００１０”が出力さ
れ、これによってマルチプレクサ２４は、テストポイン
トＰ２とＯＵＴ端子２８とを接続する。この結果、図示
のようにテストポイントＰ２の状態がＯＵＴ端子２８を
介して外部に読出される。続いてＴＥＳＴ端子２７に直
列パルスが例えば５個入力されると、カウンタ２３から
はコード” ０１１１ ”が出力され、これによりマル
チブレフサ２４は、テストポイントＰ７とＯＵＴ端子２
８とを接続する。この結果、テストポイントＰ７の状態
がＯＵＴ端子２８を介して外部に読出される。
と、カウンタ２３からはコード°’００１０”が出力さ
れ、これによってマルチプレクサ２４は、テストポイン
トＰ２とＯＵＴ端子２８とを接続する。この結果、図示
のようにテストポイントＰ２の状態がＯＵＴ端子２８を
介して外部に読出される。続いてＴＥＳＴ端子２７に直
列パルスが例えば５個入力されると、カウンタ２３から
はコード” ０１１１ ”が出力され、これによりマル
チブレフサ２４は、テストポイントＰ７とＯＵＴ端子２
８とを接続する。この結果、テストポイントＰ７の状態
がＯＵＴ端子２８を介して外部に読出される。
このように、本回路によれば、１つのＴＥＳＴ端子に直
列パルスを入力することにより、１６個のテストポイン
トの状態を外部に読出すことができる。
列パルスを入力することにより、１６個のテストポイン
トの状態を外部に読出すことができる。
第３図は本発明の他の実施例を示す。ＬＳＩ３１は、内
部にその本来の機能を持つゲートアレイ３２と、テスト
時にのみ使用されるカウンタ３３及びデコーダ３４とを
備えている。また、ＬＳＩ３１は、外部端子として通常
のゲートアレイ入出力ピン３５の他に、ＲＥＳＥＴ端子
３６、ＴＥＳＴ１端子３７及びＴＥＳＴ２端子３８を備
えている。
部にその本来の機能を持つゲートアレイ３２と、テスト
時にのみ使用されるカウンタ３３及びデコーダ３４とを
備えている。また、ＬＳＩ３１は、外部端子として通常
のゲートアレイ入出力ピン３５の他に、ＲＥＳＥＴ端子
３６、ＴＥＳＴ１端子３７及びＴＥＳＴ２端子３８を備
えている。
ＲＥＳＥＴ端子３６はカウンタ３３のリセット端子Ｒに
接続され、ＴＥＳＴＩ端子３７はカウンタ３３のクロッ
ク入力端子Ｃに接続されている。
接続され、ＴＥＳＴＩ端子３７はカウンタ３３のクロッ
ク入力端子Ｃに接続されている。
カウンタ３３は、４ビツトの２進コードＱｏ乃至Ｑ３を
出力する。このコードＱｏ乃至Ｑ４はデコーダ３４の入
力として与えられている。ＴＥ ＳＴ２端子３８は、デ
コーダ３４のイネーブル端子ＥＮに接続されている。デ
コーダ３４は４ビツトのコード入力に対し、１６の出力
端子のうちの１つを１″にする。このデコーダ３４の出
力は、例えばゲートアレイ３２の内部に設けた複数のフ
リップフロップ（図示せず）のリセット端子等のテスト
ポイントＸ。乃至Ｘ１５に接続されている。
出力する。このコードＱｏ乃至Ｑ４はデコーダ３４の入
力として与えられている。ＴＥ ＳＴ２端子３８は、デ
コーダ３４のイネーブル端子ＥＮに接続されている。デ
コーダ３４は４ビツトのコード入力に対し、１６の出力
端子のうちの１つを１″にする。このデコーダ３４の出
力は、例えばゲートアレイ３２の内部に設けた複数のフ
リップフロップ（図示せず）のリセット端子等のテスト
ポイントＸ。乃至Ｘ１５に接続されている。
第４図はこの回路の動作を示す。ＲＥＳＥＴ端子３６に
ＲＥＳＥＴパルスが入力されると、カウンタ３３の出力
Ｑｏ乃至Ｑ３は’ｏｏｏｏ”になる。この状態でＴＥＳ
Ｔ２端子３８にイネーブル信号が与えられると、デコー
ダ３４はテストポイントＸＯに１″′を出力する。これ
により、Ｘ。
ＲＥＳＥＴパルスが入力されると、カウンタ３３の出力
Ｑｏ乃至Ｑ３は’ｏｏｏｏ”になる。この状態でＴＥＳ
Ｔ２端子３８にイネーブル信号が与えられると、デコー
ダ３４はテストポイントＸＯに１″′を出力する。これ
により、Ｘ。
にリセット端子が接続されたフリップフロップを独立に
リセットすることができる。ＴＥＳＴ１端子３７に直列
パルスが３つ入力されると、カウンタ３３の出力は“”
００１１”になる。この状態でＴＥＳＴ２端子３８にイ
ネーブル信号が与えられると、デコーダ３４はテストポ
イントＸ３にパ１′″を供給する。これにより、Ｘ３に
リセット端子が接続されたフリップフロップを独立にリ
セットすることができる。更に、ＴＥＳＴ１端子３７に
直列パルスが２つ入力されると、カウンタ３３の出力は
“”０１０１”となり、テストポイントχ５について同
様のアクセスが可能になる。
リセットすることができる。ＴＥＳＴ１端子３７に直列
パルスが３つ入力されると、カウンタ３３の出力は“”
００１１”になる。この状態でＴＥＳＴ２端子３８にイ
ネーブル信号が与えられると、デコーダ３４はテストポ
イントＸ３にパ１′″を供給する。これにより、Ｘ３に
リセット端子が接続されたフリップフロップを独立にリ
セットすることができる。更に、ＴＥＳＴ１端子３７に
直列パルスが２つ入力されると、カウンタ３３の出力は
“”０１０１”となり、テストポイントχ５について同
様のアクセスが可能になる。
このように、本回路によれば、２つのテスト端子（ＴＥ
ＳＴＩ、ＴＥＳＴ２端子）に対する外部からの制御によ
ってゲートアレイ３２の内部の任意のフリップフロップ
を独立にリセットすることができる。
ＳＴＩ、ＴＥＳＴ２端子）に対する外部からの制御によ
ってゲートアレイ３２の内部の任意のフリップフロップ
を独立にリセットすることができる。
なお、本発明は、上述した実施例に限定されるものでは
ない。例えば、上記実施例では内部的なコードを発生さ
せるレジスタとしてカウンタを使用したが、出力ビツト
数が更に増えた場合には、カウンタの代わり′にシフト
レジスタを使用することにより、シフトレジスタのビッ
ト数分の外部からのシフト操作によって、任意の内部コ
ードを容易に設定できる。
ない。例えば、上記実施例では内部的なコードを発生さ
せるレジスタとしてカウンタを使用したが、出力ビツト
数が更に増えた場合には、カウンタの代わり′にシフト
レジスタを使用することにより、シフトレジスタのビッ
ト数分の外部からのシフト操作によって、任意の内部コ
ードを容易に設定できる。
［発明の効果］
以上説明したように本発明は、外部からの直列パルスの
入力によって任意の内部コードを発生させ、このコード
に基づいて外部からアクセス可能なテストポイントを選
択するようにしてり）るので、少ないテスト用の外部端
子数で多くのテストポイントに対する外部からのアクセ
スが可能になる。
入力によって任意の内部コードを発生させ、このコード
に基づいて外部からアクセス可能なテストポイントを選
択するようにしてり）るので、少ないテスト用の外部端
子数で多くのテストポイントに対する外部からのアクセ
スが可能になる。
この結果、故障検出率を著しく高めることができる。
第１図は本発明の実施例に係るＬＳＩのプロ・ンク図、
第２図はその動作波形図、第３図は本発明の他の実施例
に係るＬＳＩのプロ・ンク図、第４図はその動作波形図
、第５図及び第６図は従来のテスト端子付きＬＳＩを夫
々示すプロ・ンク図である。 １ １１．２１，３１．ＬＳＩ、２．１５，２２３２、
グー１ヘアレイ、３．２４；マルチプレクサ、４．．１
２，２５，３５ 、ゲートアレイ入出力ビン、５，１３
，３７；ＴＥＳＴＩ端子、６１４ ３８；ＴＥＳＴ２端
子、７，２８；ＯＵＴ端子、２３ ３３；カウンタ、 ２６゜ ３６；ＲＥ ＳＥＴ端子、 ２７；ＴＥＳＴ端子、 ３４；デコー ダ
第２図はその動作波形図、第３図は本発明の他の実施例
に係るＬＳＩのプロ・ンク図、第４図はその動作波形図
、第５図及び第６図は従来のテスト端子付きＬＳＩを夫
々示すプロ・ンク図である。 １ １１．２１，３１．ＬＳＩ、２．１５，２２３２、
グー１ヘアレイ、３．２４；マルチプレクサ、４．．１
２，２５，３５ 、ゲートアレイ入出力ビン、５，１３
，３７；ＴＥＳＴＩ端子、６１４ ３８；ＴＥＳＴ２端
子、７，２８；ＯＵＴ端子、２３ ３３；カウンタ、 ２６゜ ３６；ＲＥ ＳＥＴ端子、 ２７；ＴＥＳＴ端子、 ３４；デコー ダ
Claims (1)
- （１）テスト用外部端子と、このテスト用外部端子への
直列パルスの入力に従って任意のコードを出力するレジ
スタと、このレジスタの出力に基づいて前記コードで特
定される集積回路内部のテストポイントに対し外部から
のアクセスを可能にする手段とを具備したことを特徴と
するテスト端子を持つ半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160507A JPH0210175A (ja) | 1988-06-28 | 1988-06-28 | テスト端子を持つ半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63160507A JPH0210175A (ja) | 1988-06-28 | 1988-06-28 | テスト端子を持つ半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0210175A true JPH0210175A (ja) | 1990-01-12 |
Family
ID=15716442
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63160507A Pending JPH0210175A (ja) | 1988-06-28 | 1988-06-28 | テスト端子を持つ半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0210175A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944723B2 (en) | 2001-03-02 | 2005-09-13 | Fujitsu Limited | Data processing device for processing data accessed by a buffer manager, and interface device |
-
1988
- 1988-06-28 JP JP63160507A patent/JPH0210175A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6944723B2 (en) | 2001-03-02 | 2005-09-13 | Fujitsu Limited | Data processing device for processing data accessed by a buffer manager, and interface device |
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