JPH0361873A

JPH0361873A - 集積回路素子のテスト回路

Info

Publication number: JPH0361873A
Application number: JP1197266A
Authority: JP
Inventors: Noriyoshi Ishitsuki; 石突　知徳
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-07-29
Filing date: 1989-07-29
Publication date: 1991-03-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明は、集積回路素子に内蔵され、当該集積回路素子
自身のテストを行うテスト回路に関し、さらに詳しくは
、たとえばいわゆるワンチップマイクロコンピュータな
どの集積回路素子の機能や記憶内容を外部入力に対応し
てテストするためのテスト信号を出力するテスト回路に
関する。

従来の技術第５図は典型的な従来例の構成を説明するブロック図で
ある。たとえばワンチップマイクロコンピュータなどの
集積回路素子（ＩＣと略す〉１は、製造後、その動作状
態や記憶内容などをテストするためにテスト装置２によ
ってテストされる。ＩＣ１にはＣ２０（中央処理装置）
３や動作時にデータが一時的に保管されるＲＡＭ　（ラ
ンダムアクセスメモリ）４やＣＰＵ３の動作を規定する
プログラムなどが記憶されるＲＯＭ　（リードオンリメ
モリ）５などが備えられている。

またＩＣＩはＩＣ１に設定されている自分自身をテスト
するテスト機能、すなわちＲＯＭ５に記憶されているテ
ストプログラムを起動するための専用のテスト端子６を
有しており、またこのようなテスト動作のリセットおよ
びＩＣＩ全体の動作のリセットなどを行うリセット信号
が入力されるリセット端子７と、ＩＣ１の通常の動作時
に外部とデータの入力／出力を行う複数の入出力端子８
とを有している。

一方、テスト装置Ｗ２は、前記テスト端子６にテスト信
号ＴＴを出力するためのテスト端子９と、リセット信号
Ｒ３を出力するためのリセット端子１０と、テスト対象
のＩＣＩの種類に対応した複数種類のテスト動作、たと
えばＦＲＯＭダンプ」、「外部インストラクション」、
「ノーマル」、「スキャンモード」および「統合テスト
」なとの各テストモードを起動するために、各テスト毎
の個別テスト信号Ｔｌ、Ｔ２．・・・、Ｔｎを出力する
個別テスト端子１１が設けられる。

前記複数の個別テスト端子１１はＩＣＩの前記入出力端
子８に接続される。すなわち入出力端子８は通常動作時
のデータの入出力にあずかるとともに、テスト動作時の
前記個別テスト信号Ｔｉ（ｉ＝１〜ｎ）の入力にもあず
かるように構成されている。

このような従来例において、テスト装置２はテスト端子
９からテスト信号ＴＴを出力し、ＩＣＩがテスト可能状
態になった状態で、前記個別テスト端子１１のいずれか
１つから個別テスト信号Ｔｉを送出し、ＩＣＩに対応す
るテストを行わせる。

発明が解決しようとする課題上述したような従来例では、前述したようなテストの種
類に対応して通常のデータ入出力とテスト信号Ｔｉの入
力との機能を兼用する入出力端子８が多数必要となって
しまう、したがってＩＣＩの回路構成において、通常動
作時とテスト動作時とで入出力端子８の機能を切換える
回路構成が複雑になってしまうという課題がある。また
このような機能を兼用する入出力端子８の機能をテスト
する必要があり、そのためのテスト７０グラムが！ｅ要
となり、その作成を含むＩＣＩの開発にむやみに長期間
を要してしまうという課題がある。

また機能を兼用する入出力端子８は、入力される個別テ
スト信号Ｔ１の極性などについて予め定められており、
したがって通常データ入出力時における入出力端子８を
たとえばオープンドレイン形式に変更しようとしても不
可能であり、このようなＩＣＩの汎用性が損なわれてし
まうという課題がある。

本発明の目的は、上述の技術的課題を解消し、集積回路
素子に備えられ、当該集積回路素子をテストするテスト
回路について、その構成が格段に簡略化される集積回路
素子のテスト回路を提供することである。

課題を解決するための手段本発明は、集積回路素子に備えられ、当該集積回路素子
をテストする複数種類のテスト動作に対応する複数種類
のテスト信号を出力するテスト回路において、前記複数種類のテスト信号に対応する複数種類の第１制
御信号が、共通な入力／出力端子を介して入力され、対
応するテスト信号を出力するテスト信号発生手段と、テスト信号発生手段に関連して設けられ、入力端子を介
して入力されるテスト開始信号に基づいてテスト信号発
生手段を能動化させる能動化手段とを含むことを特徴と
する集積回路素子のテスト回路である。

作　　用本発明に従えば、集積回路素子に備えられるテスト回路
において、行われるべき複数種類のテスト動作に対応し
て、入力される第１制御信号により対応するテスト信号
を出力するテスト信号発生手段を備えるようにする。集
積回路素子の入力端子を介してテスト開始信号を能動化
手段に入力すると、能動化手段はテスト信号発生手段を
能動化する。この後、前記入力／出力端子を介して第１
制御信号をテスト信号発生手段に入力すると、テスト信
号発生手段は対応するテスト信号を出力し、集積回路素
子において対応するテスト動作が遂行される。

このようにして集積回路素子のテストを行うにあたって
、必要とされる集積回路素子の入力端子数を格段に削減
することができ、これにより入力／出力端子が通常動作
状態の人出力とテスト動作時のテスト用信号の入力との
機能を兼ね備える場きに、集積回路素子の当該入力／出
力端子の機能を切換える回路構成を格段に削減すること
ができ、構成の簡略化を図ることができる。

実施例第１図は本発明の一実施例の構成を示すブロック図であ
る。第１図を参照して、集積回路素子であるＩＣ２１は
製造後、テスト装置２２にてその動作状態や記憶内容な
どがテストされる。ＩＣ２１にはＣＰＵ２３や、作成デ
ータの記憶または読出しが行われるＲＡＭ２４、ＩＣ２
１の通常動作時の動作プログラムやテスト動作時のテス
トプログラムなどが記憶されるＲＯＭ２５などが含まれ
る。またＩＣ２１にはテスト装ｙＬ２２からの指示に基
づいて、ＩＣ２１の各種テスト動作、すなわちＲＯＭ２
５に記憶されている、前述したような各種テスト動作プ
ログラムのいずれかを起動する信号を出力するテスト回
路２６が備えられる。

テスト装置２２には、ＩＣ２１を通常動作状態からテス
ト動作状態に切換えるテスト信号ＴＥを出力するテスト
端子７と、ＩＣ２１のテスト動作のうち「外部インスト
ラクション」動作を選択する個別テスト信号Ｔｉ　（ｉ
＝１〜ｎ〉が入力される個別テスト端子８と、ＩＣ２１
が「外部インストラクション」テストモードに設定され
た状態で、前述した各種のテスト動作に対応するテスト
データＩＮを出力する個別テスト端子２９と、ＩＣ２１
の前記テスト動作状態のリセットおよびＩＣ２１全体の
動作のリセットを行うリセット信号Ｒ８を出力するリセ
ット端子３０とが設けられる。

また前記各端子２７〜３０には、ＩＣ２１のテスト端子
３１と、個別テスト端子３２と、前記テストデータＩＮ
が入力される個別テスト端子３３と、リセット信号Ｒ３
が入力されるリセット端子３４とが接続される。

第２図はテスト回路２６の構成例を示すブロック図であ
る。第２図を参照してテスト回路２６は、テスト動作時
および通常動作時において入出力端子３３から入力され
る各種命令を解読してデコードするデコーダ３６を備え
る。デコーダ３６は通常動作状態で使用される通常ブロ
ック３６ａと、テスト動作時に使用されるテストブロッ
ク３６ｂとに区分される。デコーダ３６には、前記テス
トデータＩＮがデコードされて選択される複数の信号ラ
インｌ　１．ｅ２，１３．・・・、Ｉｎが接続される。

これらの信号ライン１１〜ｌ　ｒｘは、ＡＮＤゲー）　
Ｇ　１　、　Ｇ　２　、　Ｇ　３　、−　、　Ｇ　ｎに
入力され、ゲート制御回路３９からのゲート信号ＳＧが
ハイレベルかローレベルであるかに対応して、テスト信
号として出力されまたは遮断される。これら各ＡＮＤゲ
ート０１〜Ｇ　ｒ＋がゲート回路３７を構成する。

一方、テストブロック３６ｂは前記テスト信号ＴＥの入
力時に立上り、残余の期間ではローレベルである状態信
号ＳＳを制御ライン３８に出力する。

制御ライン３８はたとえばＲＳフリップフロップ回路な
どから構成されるゲート制御回路３９のセット入力端子
に接続され、リセット入力端子には前記リセット端子３
４が接続される。ゲート制御回路３９の出力は各ＡＮＤ
ゲートＧ１〜Ｇｎに共通に入力される。

一方、前記入出力端子３３とパスライン３５との間には
ゲート回路４０が設けられ、前記テスト信号ＴＨのロー
レベル期間で導通される。この入出力端子３３と前記デ
コーダ３６との間にはゲート回路４１が設けられ、テス
ト信号ＴＥおよび「外部インストラクション」に対応す
る特定の個別テスト信号Ｔｉがたとえばともに立上った
期間で導通する。

第３図は本実施例の動作を説明するフローチャートであ
り、第４図本実施例の動作を説明するタイムチャートで
ある。第３図および第４図を参照符して本実施例の動作
について説明する。ＩＣ２１をテスト装置２２に接続し
、ステップａ１でテスト装置２２のテスト端子２７から
第４図に示すテスト信号ＴＥを時刻ｔ１で出力する。こ
れ以降、時刻ｔ２におけるテスト信号ＴＨの遮断に至る
期間Ｗ１では、前記ゲート回路４０は遮断される。

次にステップａ２で個別テスト端子２８から「外部イン
ストラクション」テストに対応する個別テスト信号Ｔ１
を時刻ｔ３にて出力する。このとき前記ゲート回路４１
は導通状態に切換えられる。

このときデコーダ３６に接続された制御ライン３８の状
態信号ＳＳはハイレベルに立上り、ゲート制御回路３９
の出力であるゲート信号ＳＧは第４図に示すようにハイ
レベルに立上る。これによりゲート回路３７を構成する
各ＡＮＤゲートＧ１〜Ｇｎは遮断状態から導通状態に切
換えられる。

次に第３図ステップａ３では、入出力端子３３から従来
例で述べた複数種類のテストのうち、所望のテストに対
応したテストデータＩＮを入力する。デコーダ３６のテ
ストブロック３６ｂはテストデータＩＮをデコードし、
ライン１１〜Ｉｎのたとえばいずれか１つをハイレベル
に立上げる。

これにより対応するテスト信号ＳＴｉがゲート回路３７
から出力され、ＩＣ２１ではこのテスト信号ＳＴｉに基
づいて対応するテストが行われる。

以上のように本実施例によれば、ＩＣ２１のテストを行
うに当たって、数種類のテストに対応する複数種類のテ
ストデータＩＮを、これらに共通な入出力端子３３から
入力することにより、デコーダ３６がこれをデコードし
て、対応するテスト信号ＳＴｉを出力するようにした。

したがって複数の入出力端子３３のうち、従来例と比較
し、通常動作時のデータの入出力にかかわり、かつテス
ト動作時のＩＩＪｍ信号の入力にかかわる機能を兼用す
る入出力端子３３の数を減少することができ、これによ
りＩＣ２１内の回路配線の簡略化を図ることができる。

またこれにより前記機能を兼用する入出力端子３３の機
能をテストするテストプログラムを減少することができ
、開発に要する時間を格段に削減できる。またテスト動
作時の制御信号の入力にかかわる入出力端子数を減少で
きるので、たとえばこのような入出力端子をオープンド
レイン形式に変更するなどの処理も容易に行うことがで
きる。

発明の効果以上のように本発明に従えば、集積回路素子の入力端子
を介してテスト開始信号を能動化手段に入力すると、能
動化手段はテスト信号発生手段を能動化する。この後、
前記入力／出力端子を介して第１１１ｉ制御信号をテス
ト信号発生手段に入力すると、テスト信号発生手段は対
応するテスト信号を出力し、集積回路素子において対応
するテスト動作が遂行される。このようにして集積回路
素子のテストを行うにあたって、必要とされる集積回路
素子の入力端子数を格段に削減することができ、これに
より入力／出力端子が通常動作状態の入出力とテスト動
作時のテスト用信号の入力との機能を兼ね備える場合に
、集積回路素子の当該入力／出力端子の機能を切換える
回路構成を格段に削減することができ、構成の簡略化を
図ることができる。

【図面の簡単な説明】

第１図は本発明の一実施例に従うｒ！４戒のブロック図
、第２図はテスト回路２６の構成例を示すブロック図、
第３図は本実施例の動作を説明するフローチャート、第
４図は本実施例の動作を説明するタイムチャート、第５
図は典型的な従来例の構成を説明するブロック図である
。２１・・・ＩＣ１２２・・・テスト装置、２６・・・テ
スト回路、２７．３１・・・テスト端子、２８．２９．
３２・・・個別テスト端子、３３・・・入出力端子、３
６・・・デコーダ、３６ａ・・・通常ブロック、３６ｂ
・・・テストブロック、３７，４０．４１・・・ゲート
回路、３９・・・ゲート制御回路、ＩＮ・・・テストデ
ータ、Ｔｉ・・・個別テスト信号、ＴＥ・・・テスト信
号、ＳＴｉ・・・テスト信号

Claims

【特許請求の範囲】集積回路素子に備えられ、当該集積回路素子をテストす
る複数種類のテスト動作に対応する複数種類のテスト信
号を出力するテスト回路において前記複数種類のテスト
信号に対応する複数種類の第１制御信号が、共通な入力
／出力端子を介して入力され、対応するテスト信号を出
力するテスト信号発生手段と、テスト信号発生手段に関連して設けられ、入力端子を介
して入力されるテスト開始信号に基づいてテスト信号発
生手段を能動化させる能動化手段とを含むことを特徴と
する集積回路素子のテスト回路。