JPH0559356U - デジタルｌｓｉ用テスト回路 - Google Patents

Abstract

(57)【要約】 【目的】 デジタル大規模集積回路における、テスト用
端子及びテストイベントの圧縮を目的とする。 【構成】 デジタル大規模集積回路における機能を検査
する場合必要となるテスト回路を外部より制御するため
に入力する端子を極力少なくし、テストイベントも極力
小さくかつ単純にする回路を新たに設ける。図１の１
は、デジタル大規模集積回路の実現すべき機能を有する
回路部で、２はそれを制御すべきテスト回路である。こ
のテスト回路には、幾つかの状態を有している。本考案
は、この状態を選択する手段として外部から入力すべき
状態の切り替えを３のテストモード切り替え回路部によ
り行なう。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、デジタルＬＳＩ用テスト回路に関し、その選別時の用いられる回路 に関する。

【０００２】

【従来の技術】

デジタル大規模集積回路、製造時における不具合を検出し、使用不可能な集積 回路を選別する前にテストベクタを用い、ＬＳＩテスタを使用する。この時、テ ストベクタを短くすることは製造時に必要となる費用及び時間を縮小する。

【０００３】 これを目的とする従来技術は、デジタル大規模集積回路に必要な入出力端子と 別にテスト用の入出力端子を追加することにより回路の機能及び状態を切り替え て各種のテストを実施する。テスト用の入出力端子は、直接デジタル大規模回路 内に挿入されたテスト回路に接続され、前記切り替えを行なう。

【０００４】

【考案が解決しようとする課題】

前記、テスト用の入出力端子は、デジタル大規模集積回路に搭載する機能が大 きく又は、複雑又は前記相互作用により増加する。 ここで、テスト用の入出力端子を最少限に抑えるとテストイベントが膨大となる 。故に、製造時に必要となる費用、時間を縮小することが困難になってきた。

【０００５】

【課題を解決するための手段】

上記課題を解決するために本願では、第１の考案として、被テスト回路と、こ の被テスト回路のテストの開始を指令する開始信号を入力とし、この入力に応じ て前記被テスト回路がテスト可能なテスト信号を出力する変換回路とを備え、こ れら１つのＩＣチップ内に内挿したことを特徴とするデジタルＬＳＩ用テスト回 路を提供する。 又第２の考案としては、前記変換回路は、前記テスト信号を内装したＲＯＭを備 えたことを特徴とするデジタルＬＳＩ用テスト回路を提供する。

【０００６】

【作用】

デジタル大規模集積回路の機能を実現する回路をテストするために設けられて いるテスト回路は、その状態を制御する手段が必要である。この状態を外部入力 端子から直接行うのではなく、新たにテストモード切り替え回路により行なうよ うにしたものである。

【０００７】

【実施例】

（実施例１） 本考案を既存のデジタル大規模集積回路に適用した場合の実施例について図面 に従って説明する。

【０００８】 図１は、デジタル大規模集積回路内のテスト回路周辺のブロック図である。１ は被テスト回路で、デジタル大規模集積回路で実現しようとする回路、２はテス トモード時に１の機能を切り替えるテスト回路、３はテスト回路２を制御するた めに設けたテストモード切り替え回路であり、３１のデコーダ回路と３２のカウ ンタで構成する。外部からはテストモードＯＮ／ＯＦＦ信号Ａと、テスト用カウ ンタイネーブル信号Ｂを入力する。この入力に加え、大規模集積回路で使用する クロックを入力することで、カウンタ３２の動作を制御する。カウンタ３２から の出力信号３２ａは、３１のデコーダ回路に入力され、テスト回路２への出力信 号３１ａをデコードするために用いられる。テスト回路２では、出力信号３１ａ をもとにして被テスト回路１のテストモードの種類を決める信号２ａを出力する 。

【０００９】 まず、テストモードＯＮ／ＯＦＦ信号ＡがＯＮになり、カウンタ３２のリセッ トが解除される。そしてテスト用カウンタイネーブル信号Ｂが入力され、出力信 号３２ａがカウンタ３２よりデコーダ回路３１へ出力される。 カウンタ３２の出力信号３２ａにおけるデコーダ回路３１のデコード値はｓｍ＋ １以上ではｚを出力するように設定する。更にテスト回路２では、デコード回路 ３１の出力信号３１ａ、ｘ，ｙ，ｚに対してＸ，Ｙ，Ｚを出力するようになり、 １の被テストかいろでは、テストモードＸ，Ｙ，Ｚを外部端子のテストモードＯ Ｎ／ＯＦＦ信号及び、テスト用カウンタイネーブル信号の２本を追加することで 可能となる。

【００１０】 （実施例２） 図３は、図１におけるテスト回路２とデコーダ回路３１をＲＯＭに置き換えた 場合のブロック図である。１０は被テスト回路、２０はＲＯＭ、３２はカウンタ である。 この図において用いられているＲＯＭのメモリマップが図４である。図１での出 力信号２ａは図３においては２０ａである。

【００１１】 ＲＯＭ２０には、あらかじめ図４に示すようにＲＯＭアドレスに対するＲＯＭ データをＲＯＭアドレス値０以上ｍ未満ではｉ、ｍ以上、ｎ未満ではｊ、ｎ以上 、ｐ未満ではｋ、ｐ以上ではｌとなるように設定する。ＲＯＭのデータｉ、ｊ、 ｋ、ｌが被テスト回路１０のテストモードの種類となる。

【００１２】 カウンタ出力信号３２ａとＲＯＭ出力信号２０ａの関係を示したものが図５で ある。 カウンタ３２とテストモードＯＮ／ＯＦＦ信号Ａ、テスト用カウンタイネーブル 信号Ｂとの関係は図１の実施例と同じであり、違いはカウンタ３２の出力信号３ ２がＲＯＭ２０のアドレスデータとなっている点である。 尚、これら図１、図３の実施例とも１つのＩＣチップ内に内装されている。

【００１３】

【考案の効果】

以上のように本考案では、従来のテスト用回路をテスト用の入力端子で制御す るのではなく、新たに設けた回路によりデジタル大規模集積回路の機能又は動作 を切り替える様にしたもので、デジタル大規模集積回路の機能が大きく又は、複 雑になっても機能検査のために必要となるテスト用端子及びテストタイムを圧縮 する結果を有する。 又、これをＲＯＭで実現することにより回路規模が小さく出来、ＩＣチップをよ り小型に出来る。

【図面の簡単な説明】

【図１】デジタル大規模集積回路内のテスト回路周辺の
ブロック図である。

【図２】各出力信号線における動作図である。

【図３】図１の回路を変形した図である。

【図４】ＲＯＭメモリ・マップである。

【図５】カウンタ出力信号とＲＯＭ出力信号の関係であ
る。

【符号の説明】

１、１０ 被テスト回路 ３ 変換回路（テスト回路） ２ａ テスト信号（テスト回路２の出力信号） ３ 変換回路（テストモード切り替え回路） ３１ 変換回路（デコード回路） ３２ 変換回路（カウンタ） ２０ ＲＯＭ ２０ａ テスト信号（ＲＯＭ出力信号） Ａ 開始信号（テストモードＯＮ／ＯＦＦ信号） Ｂ 開始信号（テスト用カウンタイネーブル信号）

Claims (2)

【実用新案登録請求の範囲】
1. 【請求項１】 被テスト回路と、 この被テスト回路のテストの開始を指令する開始信号を
   入力とし、この入力に応じて前記被テスト回路がテスト
   可能なテスト信号を出力する変換回路とを備え、これら
   を１つのＩＣチップ内に内挿したことを特徴とするデジ
   タルＬＳＩ用テスト回路。
2. 【請求項２】前記変換回路は、前記テスト信号を内挿し
   たＲＯＭを備えたことを特徴とする請求項１記載のデジ
   タルＬＳＩ用テスト回路。