JPH0334034A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、特定用途向けの集積回路（ＡＳＩＣ）として
各種の電子機器において用いられる集積回路に関する。

（従来の技術） 近年、用途に応じた論理回路を構築してなるＡ　Ｓ　Ｉ
　Ｃ（ＡｐｐＨｃａｔ１ｏｎ　５ｐｅｃｌｆｌｃ　］ｎ
ＬｅｇｒａＬｅｄＣｉｒｃｕｉｔ　）の大規模化、高集
積化が盛んに進められている。

ところで、このＡＳＩＣの大規模化、高集積化に伴い、
これをテストすることの困難さも様々な意味で増してき
ている。

すなわち、このＡＳＩＣをテストする場合、少なくとも
そのテストモードとして、例えば、内部回路のテスト性
の向上を目的としたテストモード、ＬＳＩメーカから要
求されている量産時ＬＳＩテスタによるテストの安定化
を目的としたテストモード、さらにＬＳＩをプリント基
板上に実装したときの検査性を考慮したテストモードの
３ＦＩｉ類を必要としていた。

そして通常の動作モードを含め上述した３種類のテスト
モードの選択は、２本の外部入力端子（入力ビン）を用
いて人力信号をデコードすることで行っていた。

しかしながら、テストモードの拡張等を考えた場合、上
述した方式では、モードビンの増設が必要となる。した
がって、コストアップと九り、テストデータも複雑化し
て作成が面倒になるという問題があった。

（発明が解決しようとする課題） このように、従来からのＡＳＩＣにおけるテストモード
選択方式では、テストモード選択専用の複数の外部入力
端子が必要になり、これに伴ってテストデータも複雑化
し、コストアップにつながるという問題があった。

本発明はこのような課題を解決するためのもので、テス
トモードの数とは無関係に、テストモード選択に係わる
専用の外部入力端子を１つで済ますことのできる集積回
路の提供を目的としている。

［発明の構成］ （課題を解決するための手段） 本発明の集積回路は上記した目的を達成するために、特
定用途向けの集積回路において、複数の入力信号をデコ
ードしてテストモードを選択するデコーダと、外部から
デコーダにイネーブル信号を人力するための外部入力端
子と、通常動作モード時の信号入力と兼用して、外部か
らデコーダにテストモード選択用の複数の信号を人力す
るための機能兼用外部入力端子とを具備したものである
。

（作　用） 本発明の集積回路では、デコーダにイネーブル信号を人
力することにより、該デコーダはアクティブ状態となり
、この状態で機能兼用外部入力端子からデコーダにテス
トモード選択用の複数の信号が人力されると、該デコー
ダはその複数の人力信号をデコードし、この結果、テス
トモードが決められる。

すなわち、デコーダにおいてテストモードを決定する要
素は、通常動作モード特の信号人力と兼用される機能兼
用外部入力端子からの人力信号であるため、テストモー
ドを拡張しても、実質的にテストモード選択に係わる専
用の外部入力端子は１つで済むことになる。

（実施例） 以下、本発明の実施例を図面に基づいて説明する。

第１図は本発明に係る一実施例の特定用途向は集積回路
（ＡＳＩＣ）におけるテストモード切替機構の構成を説
明するための図である。

同図において、１はテストモードを決定するためのデコ
ーダで、ここでは２つの信号入力端と　４つの信号出力
端とを有してなっている。また２は外部からデコーダ１
に対しイネーブル信号を人力するための外部入力端子、
３．４はそれぞれデコーダ１の２つの入力端にテストモ
ード選択用のデータを通すためのモード選択ラインであ
り、但しこのライン３．４は、それぞれ仕様に決められ
た信号人力ライン５．６から支線をとったものである。

これにより通常動作モード時とテストモード時での外部
入力端子７．８の兼用化を図っている。

さて、このような構成のテストモード切替機構において
、カウンタ９のテストを行う場合は、デコーダ１の出力
信号ライン１０．１１．１２．１３のうちいずれか一つ
を、人力一端側が内部信号ライン１４と接続されたＯＲ
回路１５の他方の入力端に接続し、このＯＲ回路１５の
出力信号をカウンタ９のカウントアツプイネーブル信号
として人力する。

次にこの実施例の動作を上述したカウンタ９のテストを
例に説明する。

通常の動作時は、デコーダ１へのイネーブル信号はｒＬ
Ｊ　レベルとする。これによりデコーダ１はインアクテ
ィブ状態となり、外部入力端子７．８から信号入力ライ
ン５．６を通して入力された信号は通常動作のみに供さ
れる。

尚、このとき、カウンタ９の動作は内部信号により制御
されている。

さて、デコーダ１にｒＨＪレベルのイネーブル信号が人
力されると、デコーダ１は今・度はアクティブ状態、つ
まりテストモードの選択実行が可能な状態に切替えられ
る。

テストモードの選択のための信号は、上述したように、
通常動作モード峙とテストモード時で兼用される外部入
力端子７．８から入力され、信号人力ライン５．６およ
びモード選択ライン３．４を介してそれぞれデコーダ１
に人力される。

この結果、テストモードを決めるデコーダ１の出力信号
ライン１０．１１．１２．１３上のいずれかの（ここで
はカウンタ９のテストを実行するためのライン１０）信
号がｒＨＪレベルとなり、これにより所望のテストモー
ドが選択されたことになる。

出力信号ライン１０上の信号がｒＨＪレベルになると、
ＯＲ回路１５からカウンタ９にカウントアツプイネーブ
ルとしての信号が出力されて、その動作が実行される。

こうして次々とカウンタ９のカウント値をアップさせて
、そのキャリー（桁上げ）動作を確認することで、該カ
ウンタ９のテストが実行される。

かくしてこの実施例の特定用途向は集積回路によれば、
複数のテストモードを設定しても、そののテストモード
の選択に係わる専用の外部入力端子は１つで済み、これ
により、テストモードの拡張化を障害無く進めることが
でき、テストデータの作成も容易になる。またコストダ
ウンも図ることができる。

さらに上述したカウンタ９のテストでは、従来内部信号
を取り込んでカウントアツプを行っていた方式に比べ、
より短い間隔で連続的にカウントアツプされることが可
能となるので、特にＡＳＩＣ量産時におけるテストの容
易化、高効率化も図れる。

尚、上述した実施例では、デコーダ１は、テストモード
選択のための２つの信号入力端と４つの信号出力端を持
つものとして構成したが、これらの数はテストモードの
拡張に応じて変更しても差し支えない。

また、同実施例ではカウンタ９のテストを行う場合につ
いて説明したが、本発明はこれに限定されるものでない
ことは勿論であり、例えばアダーコンパレータ等、回路
上のあらゆる素子をテスト対象とすることも可能である
。

［発明の効果］ 以上説明したように本発明の集積回路によれば、テスト
モードの数とは無関係に、テストモード選択に係わる専
用の外部入力端子を１つで済ますことができ、これによ
りテストデータ作成の容易化やコストダウンを図ること
ができる。

【図面の簡単な説明】

第１図は本発明に係る一実施例の特定用途向は集積回路
におけるテストモード切替機構の構成を説明するための
図である。 １・・・デコーダ、２・・・イネーブル信号外部入力端
子、７．８・・・通常動作モードとテストモードにおい
て兼用される外部入力端子。

Claims (1)

1. 【特許請求の範囲】 特定用途向けの集積回路において、 複数の入力信号をデコードしてテストモードを選択する
   デコーダと、 外部から前記デコーダにイネーブル信号を入力するため
   の外部入力端子と、 通常動作モード時の信号入力と兼用して、外部から前記
   デコーダに前記テストモード選択用の複数の信号を入力
   するための機能兼用外部入力端子とを具備したことを特
   徴とする集積回路。