JPH06201781A

JPH06201781A - バウンダリ・スキャン回路

Info

Publication number: JPH06201781A
Application number: JP5001475A
Authority: JP
Inventors: Hirofumi Sakurai; 廣文櫻井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1993-01-08
Filing date: 1993-01-08
Publication date: 1994-07-22

Abstract

(57)【要約】【目的】バウンダリ・スキャンの入出力セル回路を、入
出力信号保持回路に付加して入出力信号の遅延を最小に
する。【構成】出力回路においては、出力セルを制御する出力
セル制御回路１０と出力セル回路９とを有し、スキャン
データを出力端子１２に出力するときは、出力セル制御
回路１０により、リセットまたはセット信号を入力し、
動作する保持回路となり、入力回路においては、入力セ
ルを制御する入力セル制御回路２５と入力セル回路２４
を有し、スキャンデータを内部回路に入力するときは、
入力セル制御回路２５により、リセットまたはセット信
号を入力して動作する保持回路となる。【効果】入出力セル回路挿入前に対し、入力信号の遅延
を最小にすることができるため、高速で動作する入出力
端子にも容易に挿入できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はプリント基板のテストを
容易にするバウンダリ・スキャン（Ｂｏｕｎｄａｒｙ
Ｓｃａｎ）回路に関し、特に入出力端子周辺に設定され
る入出力セル回路に関する。

【０００２】

【従来の技術】従来、バウンダリ・スキャン回路の入出
力端子周辺回路としては、図３，図４に示すような回路
が用いられている。図３においては、出力端子周辺に設
定される出力セル回路を含めた周辺回路図を示し、テス
ト・スキャン・レジスタ８、出力セル２９、フリップフ
ロップ（以下ＤＦＦという）２８から構成されている。
テスト・スキャン・レジスタ８はインバータ（以下ＩＮ
Ｖという）１３、データセレクタ１４、ＤＦＦ１５，１
６から、出力セル９ａはＩＮＶ２９、データセレクタ３
０、出力バッファ１８から構成されている。

【０００３】また図４においては、出力端子周辺に設定
される入力セル回路を含めた周辺回路図を示し、テスト
・スキャン・レジスタ２３、入力セル２４ａ、ＤＦＦ３
３から構成されている。テスト・スキャン・レジスタ２
３はＩＮＶ１３、データセレクタ１４、ＤＦＦ１５か
ら、入力セル２４ａはＩＮＶ３１、データセレクタ３２
から構成されている。

【０００４】バウンダリ・スキャンは、テスト・クロッ
ク入力（５）、テスト・モード選択入力（７ａ）、テス
ト・データ入力（４）、テスト・データ出力をテスト・
アクセス・ポートとし、命令レコーダによりバウンダリ
・スキャン動作を制御する各制御信号が出力され、この
各制御信号を入出力端子周辺回路に受けて動作する。入
出力セル回路を含めた周辺回路において、次のような動
作が行われる。

【０００５】（１）ノーマル動作・・・入力端子より信
号を入力し、システム論理を通常動作させて、出力信号
を出力端子に出力する。（２）スキャンデータのスキャン・・・テスト・スキャ
ン・レジスタのスキャンデータをシフトして入出力す
る。（３）入力信号取り込み・・・出力端子からテスト・ス
キャン・レジスタのスキャンデータを出力させた状態
で、テスト・クロックにより、入力端子の入力信号をテ
スト・スキャン・レジスタに取り込む。（４）インテスト・・・回路内部のシステム論理にテス
ト・スキャン・レジスタのスキャンデータを入力信号と
して入力し、動作結果を出力端子よりテスト・スキャン
・レジスタにテスト・クロックで取り込む。

【０００６】まず、出力セル回路の各動作について、図
６を参照しながら説明する。

【０００７】（１）ノーマル動作の場合、命令レコーダ
より、モード入力を０にする信号が出力される。ＤＦＦ
２８はノーマル出力信号入力１をデータ入力し、出力ク
ロック２のタイミングに合わせてデータを読込み保持出
力する。出力セル９ａのデータセレクタ３０はモード入
力７ａにより、ＤＦＦ２８のＱ出力信号を選択し反転出
力する。出力バッファ１８はデータセレクタ３０の出力
を入力して出力端子１２に出力する。

【０００８】（２）スキャンデータのスキャンの場合、
命令レコーダより、シフト信号入力３を１にし、テスト
・クロック５にクロックを出力する。テスト・スキャン
・レジスタ８のデータセレクタ１４はシフト信号入力３
により、シリアルデータ入力４を選択出力し、テスト・
クロック５のタイミングでＤＦＦ１５に読込み保持出力
され、シリアルデータ出力端子１１に出力する。シリア
ルデータ出力端子１１は、次の出力セル回路周辺、また
は入力セル回路周辺のシリアルデータ入力にシリアルに
接続され、テスト・クロック５によりＤＦＦ１５のデー
トをシフトする。このことによりスキャンデータをシフ
トし入出力する。

【０００９】（３）入力信号取込みの場合、命令レコー
ダより、モード入力７ａを１にし、アップデータクロッ
ク６にクロックを出力する。テスト・スキャン・レジス
タ８のＤＦＦ１５はスキャンデータを保持しており、ア
ップデータクロック６により、ＤＦＦ１６に読込み保持
出力する。出力セル９ａのデータセレクタ３０はモード
入力７ａにより、ＤＦＦ１６のＱ出力、ＴＤの反転信号
を出力し、出力バッファ１８に入力する。よって、スキ
ャンデータのＤＦＦ１５のＱ出力ＴＤが出力端子１２に
出力される。

【００１０】（４）インテストの場合、命令レコーダよ
り、シリアルデータ入力４を０にし、テスト・クロック
５にクロックを出力する。ＤＦＦ２８はノーマル出力信
号入力１をデータ入力し、出力クロック２のタイミング
に合わせてデータを読込み保持する。テスト・スキャン
・レジスタ８のデータセレクタ１４はシフト信号入力３
により、ＤＦＦ２８のＱ出力を選択してＤＦＦ１５に出
力する。テスト・クロック５のクロック入力によりＤＦ
Ｆ１５にノーマル出力信号入力１を読込み保持する。こ
のことによって、システム論理の動作結果をＤＦＦ２８
のＱ出力よりテスト・スキャン・レジスタのデータとし
て取り込まれる。

【００１１】次に、入力セル回路の各動作について、図
４を参照しながら説明する。

【００１２】（１）ノーマル動作の場合、命令レコーダ
より、モード入力７ａを０にする信号が出力される。入
力セル２４ａのデータセレクタ３２はモード入力７ａに
より、入力端子２０の入力信号を選択出力する。ＤＦＦ
３３は入力信号をデータ入力し、入力クロック２１のタ
イミングに合わせてデータを読込み保持出力し、入力信
号出力２６として内部回路入力される。

【００１３】（２）スキャンデータのスキャンの場合は
命令レコーダより、シフト信号入力３を１にし、テスト
・クロック５にクロックを出力する。テスト・スキャン
・レジスタ２３のデータセレクタ１４はシフト信号入力
３により、シリアルデータ入力４を選択出力し、テスト
・クロック５のタイミングでＤＦＦ１５に読込み保持出
力し、シリアルデータ出力１１に出力する。シリアルデ
ータ出力端子１１は次の出力セル回路周辺、または入力
セル回路周辺のシリアルデータ入力にシリアルに接続さ
れ、テスト・クロック５により、ＤＦＦ１５５のデータ
をシフトすることによりスキャンデータをシフトし入出
力する。

【００１４】（３）入力信号取込みの場合、命令レジス
タより、シフト信号入力３を０にし、テスト・クロック
５にクロックを出力する。テスト・スキャン・レジスタ
２３のデータセレクタ１４はシフト信号入力３により、
入力端子２０の入力信号を選択出力する。ＤＦＦ１５は
データセレクト１４の出力をデータ入力し、テスト・ク
ロック５によって読み込み保持出力する。よって、入力
端子２０の入力信号をテスト・スキャン・レジスタ８に
データとして保持される。

【００１５】（４）インテストの場合は、命令レコーダ
より、モード入力７ａを１にする信号が出力される。入
力セル２４ａのデータセレクタ３２はモード入力７ａに
よりテスト・スキャン・レジスタ２３のＤＦＦ１５のＱ
出力、スキャンデータを選択し、ＤＦＦ３３に出力す
る。入力クロック２１のタイミングに合わせてＤＦＦ３
３に読込み保持出力し、入力信号出力２６として内部回
路に入力される。このととによって、テスト・スキャン
・レジスタのスキャンデータを内部回路に入力する事が
できる。

【００１６】

【発明が解決しようとする課題】この従来のバウンダリ
・スキャン回路の入出力セル回路は、図３、図４に示し
たようなデータセレクタを使用しているが、この入出力
セル回路は、入出力信号の間にそれぞれ挿入されるた
め、データセレクタ１４，３０，３２等の応答速度が付
加されるようになり、入力端子においては入力信号のセ
ットアップタイムが短くなり、出力端子においては伝搬
遅延が遅くなるという不具合が発生し、特に高速（数十
ＭＨｚ以上）で動作する入出力端子には素子サイズを大
きくして対応することになり、入出力端子セル回路の挿
入が大変困難であるという問題がある。

【００１７】本発明の目的は、これら問題を解決し、高
速動作に対応できる入出力セル回路を挿入できるように
したバウンダリ・スキャン回路を提供することにある。

【００１８】

【課題を解決するための手段】本発明の構成は、シフト
信号およびシリアルデータを入力してスキャンデータを
出力するテスト・スキャン・レジスタと、ノーマル出力
信号を受け一定のタイミングで切替えて保持すると共に
前記スキャンデータを切替えて出力する出力セル回路と
をもつバウンダリ・スキャン回路において、前記スキャ
ンデータと命令レコーダの各テストモード命令とを入力
してリセット信号またはセット信号を前記出力セル回路
に出力する出力セル制御回路を備え、前記リセット信号
またはセット信号により前記ノーマル出力信号および前
記スキャンデータが切替えられ出力端子に出力されるこ
を特徴とする。

【００１９】また、本発明の他の構成は、シフト信号お
よびシリアルデータを入力してスキャンデータを出力す
るテスト・スキャン・レジスタと、ノーマル入力信号を
受け一定のタイミングで切替えて保持すると共に前記ス
キャンデータを切替えて出力する入力セル回路とをもつ
バウンダリ・スキャン回路において、前記スキャンデー
タと命令レコーダと各テストモード命令とを入力してり
セット信号またはセット信号を前記入力セル回路に出力
する入力セル制御回路を備え、前記りセット信号または
セット信号により前記ノーマル入力信号および前記スキ
ャンデータが切替えられ、内部回路に出力されることを
特徴とする。

【００２０】

【実施例】図１は本発明の一実施例の出力セル回路の回
路図であり、出力端子周辺に設定される出力セル回路を
含めた周辺回路図を示す。この回路は、テスト・スキャ
ン・レジスタ８、出力セル９、出力セル制御回路１０か
ら構成されており、テスト・スキャン・レジスタ８はＩ
ＮＶ１３、データセレクタ１４、ＤＦＦ１５，１６か
ら、出力セル９はリセットセット付きフリップフロップ
（以下ＲＳＤＦＦという）１７、出力バッファ１８か
ら、出力セル制御回路１０は論理積回路（以下ＮＡＮＤ
という）１９，１９ａから構成されている。

【００２１】次にバウンダリ・スキャンの入出力セル回
路を含めた周辺回路の各動作について説明する。

【００２２】（１）ノーマル動作の場合、命令レコーダ
より、出力端子モード入力７を０にする信号が出力され
る。出力セル制御回路１０のＮＡＮＤ１９，１９ａは出
力端子モード入力７を入力とし、それぞれ１を出力す
る。出力セル９のＲＳＤＦＦ１７は出力セル制御回路出
力Ｒ、Ｓが１であるため、リセットまたはセットが行わ
れず、ノーマル出力信号入力１のＮＤ信号を入力とし、
出力クロック２のタイミングに合わせてデータを読み込
み保持出力する。出力バッファ１８はＲＳＤＦＦ１７の
Ｑ出力を入力し、出力端子１２に出力する。

【００２３】（２）スキャンデータのスキャンの場合、
命令レコーダより、シフト信号入力３を１にし、テスト
・クロック５にクロックを出力する。テスト・スキャン
・レジスタ８のデータセレクタ１４はシフト信号入力３
により、シリアルデータ入力４を選択出力し、テスト・
クロック５のタイミングでＤＦＦ１５に読み込み保持出
力され、シリアルデータ出力１１に出力する。シリアル
データ出力１１は次の出力セル回路周辺、また入力セル
回路周辺のシリアルデータ入力にシリアルに接続され、
テスト・クロック５によりＤＦＦ１５のデータをシフト
する。このことによりスキャンデータをシフトし入出力
する。

【００２４】（３）入力信号取込みの場合、命令レコー
ダより、出力端子モード入力７を１にし、アップデータ
クロック６にクロックを出力する。テスト・スキャン・
レジスタ８のＤＦＦ１５はスキャンデータを保持してお
り、アップデータクロック６により、ＤＦＦ１６に読込
み、スキャンデータＴＤを出力する。出力セル制御回路
１０のＮＡＮＤ１９，１９ａは出力端子テストモード入
力７のＭＯＤＥ信号が１であるため、スキャンデータＴ
Ｄにより、次の表１に示すようになる。

【００２５】

【表１】

【００２６】すなわち、ＴＤ＝０ならばＲ＝０，Ｓ＝
１、ＴＤ＝１ならばＲ＝１，Ｓ＝０となる制御信号Ｒと
Ｓが出力され、出力セル９のＲＳＤＦＦ１７をリセッ
ト、またはセットすることによって、ＲＳＤＦＦ１７の
Ｑ出力を出力バッファ１８に入力し、出力端子１２にス
キャンデータＴＤと同じ論理出力ＯＵＴを出力する。

【００２７】（４）インテストの場合は、命令レコーダ
より、シリアルデータ入力４を０に、出力端子テストモ
ード入力７を０にし、テスト・クロック５にクロックを
出力する。出力セル制御回路１０のＮＡＮＤ１９、１９
ａは出力端子テストモード入力７の入力により、出力
Ｒ、Ｓは共に１が出力される。出力セル９のＲＳＤＦＦ
１７はＲ、Ｓ入力が共に１であり、リセットおよびセッ
トされず、ノーマル出力信号入力１のデータＮＤを出力
クロック２のタイミングに合わせてデータを読込み保持
する。

【００２８】出力バッファ１８はＲＳＤＦＦ１７のＱ出
力を入力とし、ノーマル出力信号入力１を出力端子に出
力する。テスト・スキャン・レジスタ８のデータセレク
タ１４はシフト信号入力３により、出力端子１２に出力
されたノーマル出力信号入力１を選択してＤＦＦ１５に
出力する。テスト・クロック５のクロック入力によりＤ
ＦＦ１５にノーマル出力信号入力１を読み込み保持す
る。このことによって、システム論理の動作結果を出力
端子１２よりテスト・スキャン・レジスタのデータとし
て取り込むことができる。

【００２９】図２は本発明の第二の実施例の回路図であ
り、入力端子周辺に設定される入力セル回路を含めた周
辺回路を示す。このテスト・スキャン・レジスタ２３、
入力セル２４、入力セル制御回路２５から構成され、テ
スト・スキャン・レジスタ２３はＩＮＶ１３、データセ
レクタ１４、ＤＦＦ１５から、入力セル２５はＲＳＤＦ
Ｆ１７から、入力セル制御回路２５はＮＡＮＤ１９，１
９ａから構成される。

【００３０】このバウンダリ・スキャンの入出力セル回
路を含めた周辺回路の各動作について説明する。

【００３１】（１）ノーマル動作の場合、命令レコーダ
より、入力端子モード入力２２を０にする信号が出力さ
れる。入力セル制御回路２５のＮＡＮＤ１９，１９ａは
入力端子モード入力２２を入力とし、Ｒ、Ｓそれぞれ１
を出力する。入力セル２４のＲＳＤＦＦ１７は入力セル
制御回路出力Ｒ、Ｓが１であるため、リセットまたはセ
ットが行われず、入力端子２０のＮＤ信号を入力とし、
入力クロック２１のタイミングに合わせてデータを読み
込み、入力信号出力２６に出力し、内部回路に入力され
る。

【００３２】（２）スキャンデータのスキャンの場合、
命令レコーダより、シフト信号入力３を１にし、テスト
・クロック５にクロックを出力する。テスト・スキャン
・レジスタ２３のデータセレクタ１４はシフト信号入力
３により、シリアルデータ入力４を選択し、テスト・ク
ロック５のタイミングでＤＦＦ１５に読み込み、シリア
ルデータ出力１１に出力する。シリアルデータ入力にシ
リアルに接続され、テスト・クロック５によりＤＦＦ１
５のデータをシフトする。このことによりスキャンデー
タをシフトし入出力する。

【００３３】（３）入力信号取込みの場合、命令レコー
ダより、シフト信号入力３を０にし、テスト・クロック
５にクロックを出力する。テスト・スキャン・レジスタ
２３のデータセレクタ１４はシフト信号入力３により、
入力端子２０の入力信号を選択出力する。ＤＦＦ１４は
データセレクト１４の出力をデータ入力し、テスト・ク
ロック５によって読み込み保持する。よって、入力端子
２０の入力信号をテスト・スキャ・レジスタ２３にデー
タとして保持される。

【００３４】（４）インテストの場合、命令レコーダよ
り、入力端子モード入力２２を１にする信号が出力され
る。テスト・スキャン・レジスタ２３のＤＦＦ１５はス
キャンデータＴＤを保持出力している。入力セル制御回
路２５のＮＡＮＤ１９，１９ａは入力端子テストモード
入力２２のＭＯＤＥ信号が１であるため、スキャンデー
タＴＤに従って、前述の表１に示す出力が得られる。

【００３５】すなわち、ＴＤ＝０ならばＲ＝０，Ｓ＝１
ＴＤ＝１ならばＲ＝１，Ｓ＝０となる制御信号Ｒ，Ｓが
出力され、入力セル２４のＲＳＤＦＦ１７をリセット、
またはセットすることによって、ＲＳＤＦＦ１７のＱ出
力を入力信号出力２６にスキャンデータＴＤと同じ信号
を出力する。このことによって、テスト・スキャン・レ
ジスタのスキャンデータを内部回路に入力する事ができ
る。

【００３６】

【発明の効果】以上説明したように本発明は、テスト・
スキャン・レジスタのスキャンデータと、命令レコーダ
の各テスト・モード命令を入力とし、出力セル回路の出
力信号を制御する出力セル制御回路と、通常動作時は通
常の出力信号を保持出力し、バウンダリ・スキャンの任
意モード実行中には出力セル制御回路により、リセット
信号、またはセット信号を入力する保持回路とによっ
て、テスト・スキャン・レジスタのスキャンデータを出
力端子に出力する出力セル回路を備え、またテスト・ス
キャン・レジスタのスキャンデータと、命令レコーダの
各テスト・モード命令を入力とし、入力セル回路の出力
を制御する入力セル制御回路と、通常動作時は外部の入
力信号を入力し、バウンダリ・スキャンの任意モーダ実
行中には、前記出力セル制御回路により、リセット信
号、またはセット信号を入力する保持回路とによって、
前記テスト・スキャン・レジスタのスキャンデータを内
部回路に入力する入力セル回路を備えることにより、出
力端子においては伝搬遅延に影響を与えず、入力端子に
おいては入力信号のセットアップタイムに影響を与え
ず、高速（数十ＭＨｚ以上）で動作する入出力セル回路
を容易に挿入できるという効果がある。

【図面の簡単な説明】

【図１】本発明の第一の実施例を示す回路図。

【図２】本発明の第二の実施例を示す回路図。

【図３】従来例の出力セル回路の回路図。

【図４】従来例の入力セル回路の回路図。

【符号の説明】

１ノーマル出力信号入力２出力クロック３シフト信号入力４シリアルデータ５テスト・クロック６アップデータクロック７出力端子テストモード入力７ａモード入力８，２３テスト・スキャン・レジスタ９，９ａ出力セル１０出力セル１１シリアルデータ出力１２出力端子１３，２９，３１ＩＮＶ１４，３０，３２データセレクタ１５，１６，２８，３３ＤＦＦ１７ＲＳＤＦＦ１８出力バッファ１９，１９ａＮＡＮＤ２０入力端子２１入力クロック２２入力端子テストモード入力２４，２４ａ入力セル２５入力セル制御回路２６入力信号出力

Claims

【特許請求の範囲】

【請求項１】シフト信号およびシリアルデータを入力
してスキャンデータを出力するテスト・スキャン・レジ
スタと、ノーマル出力信号を受け一定のタイミングで切
替えて保持すると共に前記スキャンデータを切替えて出
力する出力セル回路とをもつバウンダリ・スキャン回路
において、前記スキャンデータと命令レコーダの各テス
トモード命令とを入力してリセット信号またはセット信
号を前記出力セル回路に出力する出力セル制御回路を備
え、前記リセット信号またはセット信号により前記ノー
マル出力信号および前記スキャンデータが切替えられ出
力端子に出力されるこを特徴とするバウンダリ・スキャ
ン回路。
【請求項２】シフト信号およびシリアルデータを入力
してスキャンデータを出力するテスト・スキャン・レジ
スタと、ノーマル入力信号を受け一定のタイミングで切
替えて保持すると共に前記スキャンデータを切替えて出
力する入力セル回路とをもつバウンダリ・スキャン回路
において、前記スキャンデータと命令レコーダと各テス
トモード命令とを入力してりセット信号またはセット信
号を前記入力セル回路に出力する入力セル制御回路を備
え、前記りセット信号またはセット信号により前記ノー
マル入力信号および前記スキャンデータが切替えられ、
内部回路に出力されることを特徴とするバウンダリ・ス
キャン回路。