JPH05333103A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH05333103A JPH05333103A JP4163655A JP16365592A JPH05333103A JP H05333103 A JPH05333103 A JP H05333103A JP 4163655 A JP4163655 A JP 4163655A JP 16365592 A JP16365592 A JP 16365592A JP H05333103 A JPH05333103 A JP H05333103A
- Authority
- JP
- Japan
- Prior art keywords
- flip
- flop
- test
- input
- scan path
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】 スキャンパステストを実行するテスト装置の
メモリ容量を小さくすることのできる半導体集積回路を
提供する。 【構成】 シフトレジスタの初段のフリップフロップ回
路Ｆ０のデータ入力端子に、セレクト信号ＳL により制
御されるセレクタＳ０を接続し、セレクタＳ０の一方の
入力端子にスキャンパス入力信号ＳIN、他方の入力端子
にシフトレジスタの最終段のフリップフロップＦｋの出
力信号を入力する。フリップフロップＦ１〜Ｆｋの前段
には、一方の入力端子に前段のフリップフロップの出力
信号が入力され、他方の入力端子に組み合わせ回路１の
出力信号が入力され、セレクト信号ＳMCで制御されるセ
レクタをそれぞれ接続する。
メモリ容量を小さくすることのできる半導体集積回路を
提供する。 【構成】 シフトレジスタの初段のフリップフロップ回
路Ｆ０のデータ入力端子に、セレクト信号ＳL により制
御されるセレクタＳ０を接続し、セレクタＳ０の一方の
入力端子にスキャンパス入力信号ＳIN、他方の入力端子
にシフトレジスタの最終段のフリップフロップＦｋの出
力信号を入力する。フリップフロップＦ１〜Ｆｋの前段
には、一方の入力端子に前段のフリップフロップの出力
信号が入力され、他方の入力端子に組み合わせ回路１の
出力信号が入力され、セレクト信号ＳMCで制御されるセ
レクタをそれぞれ接続する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路に関
し、特に複数のフリップフロップを縦続接続してシフト
レジスタとして動作させることが可能なスキャンパステ
スト回路を備えた半導体集積回路に関する。
し、特に複数のフリップフロップを縦続接続してシフト
レジスタとして動作させることが可能なスキャンパステ
スト回路を備えた半導体集積回路に関する。
【０００２】
【従来の技術】図３は、この種従来の半導体集積回路の
構成を示すブロック図である。同図に示されるように、
各フリップフロップＦ１〜Ｆｋの間には、前段のフリッ
プフロップの出力信号または組み合わせ回路１の出力信
号のいずれかを選択して出力するセレクタＳ２〜Ｓｋが
接続されている。また、初段のフリップフロップＦ１の
前段には、スキャンパス入力信号ＳINまたは組み合わせ
回路１の出力信号のいずれかを選択して出力するセレク
タＳ１が接続されている。各フリップフロップＦ１〜Ｆ
ｋの出力信号は、セレクタＳ２〜Ｓｋへの入力信号を与
えるとともに組み合わせ回路１への入力信号となってい
る。
構成を示すブロック図である。同図に示されるように、
各フリップフロップＦ１〜Ｆｋの間には、前段のフリッ
プフロップの出力信号または組み合わせ回路１の出力信
号のいずれかを選択して出力するセレクタＳ２〜Ｓｋが
接続されている。また、初段のフリップフロップＦ１の
前段には、スキャンパス入力信号ＳINまたは組み合わせ
回路１の出力信号のいずれかを選択して出力するセレク
タＳ１が接続されている。各フリップフロップＦ１〜Ｆ
ｋの出力信号は、セレクタＳ２〜Ｓｋへの入力信号を与
えるとともに組み合わせ回路１への入力信号となってい
る。
【０００３】通常動作時、即ちスキャンパステストを実
施しないときは、セレクタＳ１〜Ｓｋは、セレクト信号
ＳMCにより組み合わせ回路１の出力信号を選択してフリ
ップフロップＦ１〜Ｆｋのデータ入力端子Ｄに入力す
る。
施しないときは、セレクタＳ１〜Ｓｋは、セレクト信号
ＳMCにより組み合わせ回路１の出力信号を選択してフリ
ップフロップＦ１〜Ｆｋのデータ入力端子Ｄに入力す
る。
【０００４】スキャンパステストを行う場合、まずセレ
クト信号ＳMCによりセレクタＳ１〜Ｓｋがスキャンパス
入力信号ＳINまたは前段のフリップフロップの出力信号
を選択して出力するようにする。そして、クロックＣＫ
によりスキャンパス入力信号ＳINを順送りして、各フリ
ップフロップのデータを所定の値に設定する。このフリ
ップフロップのデータは組み合わせ回路１に入力されて
いる。
クト信号ＳMCによりセレクタＳ１〜Ｓｋがスキャンパス
入力信号ＳINまたは前段のフリップフロップの出力信号
を選択して出力するようにする。そして、クロックＣＫ
によりスキャンパス入力信号ＳINを順送りして、各フリ
ップフロップのデータを所定の値に設定する。このフリ
ップフロップのデータは組み合わせ回路１に入力されて
いる。
【０００５】次に、セレクト信号ＳMCを切り替え、組み
合わせ回路１の出力信号をセレクタＳ１〜Ｓｋを介して
各フリップフロップのデータ入力端子へ導き、次のクロ
ックＣＫにより各フリップフロップのデータを書き替え
る。次いで、セレクタＳ１〜Ｓｋを再びシフトレジスタ
側に切り替え、各フリップフロップのデータを順送り
し、これをスキャンパス出力信号ＳOUT として出力させ
る。
合わせ回路１の出力信号をセレクタＳ１〜Ｓｋを介して
各フリップフロップのデータ入力端子へ導き、次のクロ
ックＣＫにより各フリップフロップのデータを書き替え
る。次いで、セレクタＳ１〜Ｓｋを再びシフトレジスタ
側に切り替え、各フリップフロップのデータを順送り
し、これをスキャンパス出力信号ＳOUT として出力させ
る。
【０００６】このデータ読み出し作業と併行して、次の
スキャンパステストに必要な値を各フリップフロップに
設定するために、次のテストパターンをスキャンパス入
力信号ＳINとして順次入力する。
スキャンパステストに必要な値を各フリップフロップに
設定するために、次のテストパターンをスキャンパス入
力信号ＳINとして順次入力する。
【０００７】このように、スキャンパステストを行う場
合、各フリップフロップの値を設定するには、スキャン
パステスト回路を構成するフリップフロップの段数分の
テストパターンが必要となる。従来このようなテストパ
ターンを複数個用意してテストを行っていた。
合、各フリップフロップの値を設定するには、スキャン
パステスト回路を構成するフリップフロップの段数分の
テストパターンが必要となる。従来このようなテストパ
ターンを複数個用意してテストを行っていた。
【０００８】
【発明が解決しようとする課題】一般にスキャンパス法
では、前回のテスト中に組み合わせ回路から入力された
各フリップフロップのデータは、全部あるいはかなりの
数のフリップフロップについて次回のテストのための設
定データと一致している。しかしながら、上述した従来
の半導体集積回路では、１テスト毎にすべてのフリップ
フロップ回路の値をスキャンパス入力信号ＳINとして新
たにテストパターンを入力する必要があるため、テスト
パターンのサイズが大きくなり、テスト装置に要求され
るメモリ容量が大きくなるという欠点があった。
では、前回のテスト中に組み合わせ回路から入力された
各フリップフロップのデータは、全部あるいはかなりの
数のフリップフロップについて次回のテストのための設
定データと一致している。しかしながら、上述した従来
の半導体集積回路では、１テスト毎にすべてのフリップ
フロップ回路の値をスキャンパス入力信号ＳINとして新
たにテストパターンを入力する必要があるため、テスト
パターンのサイズが大きくなり、テスト装置に要求され
るメモリ容量が大きくなるという欠点があった。
【０００９】本発明の目的は、半導体集積回路に簡単な
構成を付加するのみで、該集積回路に対してスキャンパ
ステストを行うためのテスト装置のメモリ容量を小さく
することができるようにすることである。
構成を付加するのみで、該集積回路に対してスキャンパ
ステストを行うためのテスト装置のメモリ容量を小さく
することができるようにすることである。
【００１０】
【課題を解決するための手段】本発明の半導体集積回路
は、内部に存在する複数のフリップフロップを縦続接続
し、シフトレジスタとして動作させるスキャンパステス
ト回路を構成することが可能なものであって、前記スキ
ャンパス回路を構成するシフトレジスタの初段のフリッ
プフロップのデータ入力端子にセレクタを接続し、該セ
レクタの一方の入力端子に前記シフトレジスタの最終段
のフリップフロップの出力信号を、他方の入力端子にス
キャンパステスト信号を入力するようにしたものであ
る。
は、内部に存在する複数のフリップフロップを縦続接続
し、シフトレジスタとして動作させるスキャンパステス
ト回路を構成することが可能なものであって、前記スキ
ャンパス回路を構成するシフトレジスタの初段のフリッ
プフロップのデータ入力端子にセレクタを接続し、該セ
レクタの一方の入力端子に前記シフトレジスタの最終段
のフリップフロップの出力信号を、他方の入力端子にス
キャンパステスト信号を入力するようにしたものであ
る。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１は本発明の第１の実施例を示すブロッ
ク図である。同図に示されるように、フリップフロップ
Ｆ０〜Ｆｋはセレクト信号ＳMCによって制御されるセレ
クタＳ１〜Ｓｋを介して接続されている。セレクタＳ１
〜Ｓｋの第１の入力端子には、それぞれ前段のフリップ
フロップの出力信号が入力され、またそれぞれの第２の
入力端子には組み合わせ回路１の出力信号が入力されて
いる。フリップフロップＦ１〜Ｆｋの出力信号は組み合
わせ回路１にも入力されている。
て説明する。図１は本発明の第１の実施例を示すブロッ
ク図である。同図に示されるように、フリップフロップ
Ｆ０〜Ｆｋはセレクト信号ＳMCによって制御されるセレ
クタＳ１〜Ｓｋを介して接続されている。セレクタＳ１
〜Ｓｋの第１の入力端子には、それぞれ前段のフリップ
フロップの出力信号が入力され、またそれぞれの第２の
入力端子には組み合わせ回路１の出力信号が入力されて
いる。フリップフロップＦ１〜Ｆｋの出力信号は組み合
わせ回路１にも入力されている。
【００１２】フリップフロップＦ０の前段には、セレク
ト信号ＳL によって制御され、最終段のフリップフロッ
プＦｋの出力信号が第１の入力端子に入力され、スキャ
ンパス入力信号ＳINが第２の入力端子に入力されるセレ
クタＳ０が接続されている。
ト信号ＳL によって制御され、最終段のフリップフロッ
プＦｋの出力信号が第１の入力端子に入力され、スキャ
ンパス入力信号ＳINが第２の入力端子に入力されるセレ
クタＳ０が接続されている。
【００１３】次に、本実施例回路のスキャンパス手法に
ついて説明する。第１回目のテストに先立って、セレク
ト信号ＳL 、ＳMCにより、セレクタＳ０をスキャンパス
入力信号ＳIN側に、セレクタＳ１〜Ｓｋを前段のフリッ
プフロップ側に切り替える。第１回目のテストのための
テストパターンをスキャンパス入力信号ＳINとして入力
し、順次後段に送って、各フリップフロップに所望のデ
ータを設定する。
ついて説明する。第１回目のテストに先立って、セレク
ト信号ＳL 、ＳMCにより、セレクタＳ０をスキャンパス
入力信号ＳIN側に、セレクタＳ１〜Ｓｋを前段のフリッ
プフロップ側に切り替える。第１回目のテストのための
テストパターンをスキャンパス入力信号ＳINとして入力
し、順次後段に送って、各フリップフロップに所望のデ
ータを設定する。
【００１４】次に、セレクタＳ１〜Ｓｋを組み合わせ回
路１側に切り替え、フリップフロップＦ１〜Ｆｋに、組
み合わせ回路１の出力データを入力する。このとき、フ
リップフロップＦ１〜Ｆｋが保持すべきデータの期待値
と、第２回目のテストのためのフリップフロップに設定
すべきデータの値とを予め比較しておく。ここでは、両
データが一致しているものとする。
路１側に切り替え、フリップフロップＦ１〜Ｆｋに、組
み合わせ回路１の出力データを入力する。このとき、フ
リップフロップＦ１〜Ｆｋが保持すべきデータの期待値
と、第２回目のテストのためのフリップフロップに設定
すべきデータの値とを予め比較しておく。ここでは、両
データが一致しているものとする。
【００１５】次に、セレクタＳ０〜Ｓｋをフリップフロ
ップ側に切り替え、各フリップフロップのデータをクロ
ックＣＫにより順送りし、スキャンパス出力信号ＳOUT
として出力させる。同時のこのデータは巡回しており、
フリップフロップＦ１〜Ｆｋのデータを出力し終わって
さらに１クロックが加えられると元の状態に戻る。
ップ側に切り替え、各フリップフロップのデータをクロ
ックＣＫにより順送りし、スキャンパス出力信号ＳOUT
として出力させる。同時のこのデータは巡回しており、
フリップフロップＦ１〜Ｆｋのデータを出力し終わって
さらに１クロックが加えられると元の状態に戻る。
【００１６】ここで、再びセレクト信号ＳMCを操作し
て、組み合わせ回路１の出力信号をフリップフロップＦ
１〜Ｆｋに取り込む。この場合にも、このとき取り込ま
れるデータの予定値と次回（第３回目）のテストのため
にフリップフロップに設定すべき値とを予め比較してお
く。ここでは、フリップフロップＦ１の値のみが異なっ
ており、他のフリップフロップについては一致している
ものとする。
て、組み合わせ回路１の出力信号をフリップフロップＦ
１〜Ｆｋに取り込む。この場合にも、このとき取り込ま
れるデータの予定値と次回（第３回目）のテストのため
にフリップフロップに設定すべき値とを予め比較してお
く。ここでは、フリップフロップＦ１の値のみが異なっ
ており、他のフリップフロップについては一致している
ものとする。
【００１７】次に、セレクト信号ＳMCをシフトレジスタ
モードとした後、ｋ−１個のクロックＣＫを入れて、ス
キャンパス信号ＳOUT を出力させるとともにフリップフ
ロップのデータを巡回させる。次に、セレクタＳ０をス
キャンパス入力信号側とし、フリップフロップＦ１に設
定すべき値を入力しつつ１クロック送ってこのデータを
フリップフロップＦ０に取り込む。続いて、セレクタＳ
０をフリップフロップＦｋ側とし、１クロックを入れる
ことにより、フリップフロップＦ１〜Ｆｋの値を第３回
目のテストを行うのに必要な状態とする。
モードとした後、ｋ−１個のクロックＣＫを入れて、ス
キャンパス信号ＳOUT を出力させるとともにフリップフ
ロップのデータを巡回させる。次に、セレクタＳ０をス
キャンパス入力信号側とし、フリップフロップＦ１に設
定すべき値を入力しつつ１クロック送ってこのデータを
フリップフロップＦ０に取り込む。続いて、セレクタＳ
０をフリップフロップＦｋ側とし、１クロックを入れる
ことにより、フリップフロップＦ１〜Ｆｋの値を第３回
目のテストを行うのに必要な状態とする。
【００１８】以上説明したように、本実施例では、前回
のテストの結果をそのまま使える場合には、テストパタ
ーンの設定は不要となり、１個のデータを入れ替える必
要がある場合には、１つのテストパターンと、そのパタ
ーンを挿入するまでのクロック数情報と、挿入後のクロ
ック数情報が、また２個のデータを入れ替える必要があ
る場合には、２つのテストパターンと３個のクロック数
情報が必要となるだけである。
のテストの結果をそのまま使える場合には、テストパタ
ーンの設定は不要となり、１個のデータを入れ替える必
要がある場合には、１つのテストパターンと、そのパタ
ーンを挿入するまでのクロック数情報と、挿入後のクロ
ック数情報が、また２個のデータを入れ替える必要があ
る場合には、２つのテストパターンと３個のクロック数
情報が必要となるだけである。
【００１９】例えば、１０００個のフリップフロップを
含む回路に対してスキャンパステストを実施する場合、
従来例ではテスト毎に１０００個のテストパターンが必
要であったので、本実施例により、テスト装置の記憶容
量を大幅に削減できることが分かる。
含む回路に対してスキャンパステストを実施する場合、
従来例ではテスト毎に１０００個のテストパターンが必
要であったので、本実施例により、テスト装置の記憶容
量を大幅に削減できることが分かる。
【００２０】図２は、本発明の第２の実施例を示す回路
図である。本実施例の図１の実施例と相違する点は、図
１におけるフリップフロップＦ０が削減されている点で
あって、本実施例は、この分集積化に有利な構成となっ
ている。また、本実施例では、一連のデータを出力させ
るのに１クロック少なくてすむ。
図である。本実施例の図１の実施例と相違する点は、図
１におけるフリップフロップＦ０が削減されている点で
あって、本実施例は、この分集積化に有利な構成となっ
ている。また、本実施例では、一連のデータを出力させ
るのに１クロック少なくてすむ。
【００２１】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、スキャンパステスト回路を構成するシフトレ
ジスタの初段のフリップフロップの前段に、スキャンパ
ス入力信号と、シフトレジスタの最終段のフリップフロ
ップの出力信号とのいずれかを選択して出力することの
できるセレクタを設けたものであるので、本発明によれ
ば、前回のテスト結果をそのままあるいは１部変更する
のみで次のテストのための入力データとすることができ
るときには、前回のテスト結果のデータをシフトレジス
タ内を巡回させ変更を要するデータのみを新たに入力す
るようにすることができる。よって、本発明によれば、
テストのためのデータをすべてテストパターンで入力し
ていた従来例の場合と比較して、テスト装置に要求され
るメモリ容量を大幅に削減することが可能となる。
積回路は、スキャンパステスト回路を構成するシフトレ
ジスタの初段のフリップフロップの前段に、スキャンパ
ス入力信号と、シフトレジスタの最終段のフリップフロ
ップの出力信号とのいずれかを選択して出力することの
できるセレクタを設けたものであるので、本発明によれ
ば、前回のテスト結果をそのままあるいは１部変更する
のみで次のテストのための入力データとすることができ
るときには、前回のテスト結果のデータをシフトレジス
タ内を巡回させ変更を要するデータのみを新たに入力す
るようにすることができる。よって、本発明によれば、
テストのためのデータをすべてテストパターンで入力し
ていた従来例の場合と比較して、テスト装置に要求され
るメモリ容量を大幅に削減することが可能となる。
【図１】本発明の第１の実施例のブロック図。
【図２】本発明の第２の実施例の一部のブロック図。
【図３】従来例のブロック図。
１ 組み合わせ回路 Ｆ０〜Ｆｋ フリップフロップ Ｓ０〜Ｓｋ セレクタ ＣＫ クロック ＳL 、ＳMC セレクト信号 ＳIN スキャンパス入力信号 ＳOUT スキャンパス出力信号
Claims (1)
- 【請求項１】 内部に存在する複数のフリップフロップ
を縦続接続してシフトレジスタとして動作させるスキャ
ンパステスト回路を構成することが可能な半導体集積回
路において、前記スキャンパスを構成するシフトレジス
タの初段のフリップフロップの前に、該フリップフロッ
プへのデータ入力信号を、前記シフトレジスタ回路の最
終段のフリップフロップの出力信号またはスキャンパス
テスト入力信号のいずれかに切り替えることのできるセ
レクタを接続したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163655A JPH05333103A (ja) | 1992-05-29 | 1992-05-29 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4163655A JPH05333103A (ja) | 1992-05-29 | 1992-05-29 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05333103A true JPH05333103A (ja) | 1993-12-17 |
Family
ID=15778068
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4163655A Pending JPH05333103A (ja) | 1992-05-29 | 1992-05-29 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05333103A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007100054A1 (ja) * | 2006-03-02 | 2007-09-07 | National University Corporation Chiba University | 半導体集積回路 |
-
1992
- 1992-05-29 JP JP4163655A patent/JPH05333103A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2007100054A1 (ja) * | 2006-03-02 | 2007-09-07 | National University Corporation Chiba University | 半導体集積回路 |
| JPWO2007100054A1 (ja) * | 2006-03-02 | 2009-07-23 | 国立大学法人 千葉大学 | 半導体集積回路 |
| JP4769951B2 (ja) * | 2006-03-02 | 2011-09-07 | 国立大学法人 千葉大学 | 半導体集積回路 |
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