JP2967765B2 - バウンダリ・スキャン回路 - Google Patents
バウンダリ・スキャン回路Info
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- JP2967765B2 JP2967765B2 JP9187767A JP18776797A JP2967765B2 JP 2967765 B2 JP2967765 B2 JP 2967765B2 JP 9187767 A JP9187767 A JP 9187767A JP 18776797 A JP18776797 A JP 18776797A JP 2967765 B2 JP2967765 B2 JP 2967765B2
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- Japan
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- output
- clock
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に、バウンダリ・スキャン回路に関する。
関し、特に、バウンダリ・スキャン回路に関する。
【０００２】
【従来の技術】バウンダリスキャン回路については、例
えば文献（ＩＥＥＥ Ｓｔｄ １１４９．１−１９９０
（Includes ＩＥＥＥ Ｓｔｄ １１４９．１ａ−１９
９３）ＩＥＥＥ Standard Test Access Port and
Boundary-Scan Architecture、ＩＥＥＥ Computer
Society、１９９３年１０月２１日発行）の記載が参照
される。
えば文献（ＩＥＥＥ Ｓｔｄ １１４９．１−１９９０
（Includes ＩＥＥＥ Ｓｔｄ １１４９．１ａ−１９
９３）ＩＥＥＥ Standard Test Access Port and
Boundary-Scan Architecture、ＩＥＥＥ Computer
Society、１９９３年１０月２１日発行）の記載が参照
される。
【０００３】図３に、ＩＥＥＥ標準に準拠した従来のバ
ウンダリ・スキャン・セル（「ＢＳＣ」という）を示
す。図４に、このＢＳＣを有するバウンダリ・スキャン
回路の構成概略図を示す。さらに、図６に、テスト・ア
クセス・ポート（「ＴＡＰ」という）コントローラのス
テート図を示す。
ウンダリ・スキャン・セル（「ＢＳＣ」という）を示
す。図４に、このＢＳＣを有するバウンダリ・スキャン
回路の構成概略図を示す。さらに、図６に、テスト・ア
クセス・ポート（「ＴＡＰ」という）コントローラのス
テート図を示す。
【０００４】図３を参照すると、バウンダリ・スキャン
回路は、ＢＳＣのシリアル出力端子ＳＯが次段のＢＳＣ
のシリアル入力端子ＳＩとなるように接続されてシフト
レジスタが構成されている。
回路は、ＢＳＣのシリアル出力端子ＳＯが次段のＢＳＣ
のシリアル入力端子ＳＩとなるように接続されてシフト
レジスタが構成されている。
【０００５】ＴＡＰコントローラとは、バウンダリ・ス
キャン回路へのテスト命令やデータの流れをコントロー
ルする１６ステート・マシンである。
キャン回路へのテスト命令やデータの流れをコントロー
ルする１６ステート・マシンである。
【０００６】ＩＥＥＥ標準に準拠した従来のバウンダリ
・スキャン回路において、シリアル入力端子ＳＩからシ
フトレジスタＦ１にシリアル入力されたデータを、ラッ
チＦ２にアップデートし、パラレル出力端子ＰＯからパ
ラレル出力させる場合、ＴＡＰコントローラのステート
を、まず＜Ｓｈｉｆｔ−ＤＲ＞（シフト−データレジス
タ）とし、シフト用クロックＳＣＬＫを発生させ、Ｆ１
にデータをシフト入力し、次にＴＡＰコントローラのス
テートを＜Ｕｐｄａｔｅ−ＤＲ＞（アップデータデータ
レジスタ）に遷移させ、アップデート用クロックＵＰＣ
ＬＫを発生させ、ラッチＦ２にデータをアップデートす
ることにより、パラレル出力端子ＰＯからパラレル出力
させる。図４を参照すると、各ＢＳＣ回路は、スキャン
テスト時、前段のシリアル出力端子をシリアル入力端子
に接続し、そのシリアル出力端子を後段のシリアル入力
端子に接続してシフトレジスタを形成し、ＴＡＰコント
ローラのステートが＜Ｕｐｄａｔｅ−ＤＲ＞のとき、ア
ップデートクロックにより各ＢＳＣのラッチＦ２の出力
がパラレル出力端子ＯＵＴに出力される。なお、通常動
作時には、パラレル入力ＰＩがパラレル出力端子ＯＵＴ
に出力される。
・スキャン回路において、シリアル入力端子ＳＩからシ
フトレジスタＦ１にシリアル入力されたデータを、ラッ
チＦ２にアップデートし、パラレル出力端子ＰＯからパ
ラレル出力させる場合、ＴＡＰコントローラのステート
を、まず＜Ｓｈｉｆｔ−ＤＲ＞（シフト−データレジス
タ）とし、シフト用クロックＳＣＬＫを発生させ、Ｆ１
にデータをシフト入力し、次にＴＡＰコントローラのス
テートを＜Ｕｐｄａｔｅ−ＤＲ＞（アップデータデータ
レジスタ）に遷移させ、アップデート用クロックＵＰＣ
ＬＫを発生させ、ラッチＦ２にデータをアップデートす
ることにより、パラレル出力端子ＰＯからパラレル出力
させる。図４を参照すると、各ＢＳＣ回路は、スキャン
テスト時、前段のシリアル出力端子をシリアル入力端子
に接続し、そのシリアル出力端子を後段のシリアル入力
端子に接続してシフトレジスタを形成し、ＴＡＰコント
ローラのステートが＜Ｕｐｄａｔｅ−ＤＲ＞のとき、ア
ップデートクロックにより各ＢＳＣのラッチＦ２の出力
がパラレル出力端子ＯＵＴに出力される。なお、通常動
作時には、パラレル入力ＰＩがパラレル出力端子ＯＵＴ
に出力される。
【０００７】
【発明が解決しようとする課題】上記した従来のバウン
ダリ・スキャン回路において、ＢＳＣのパラレル出力端
子と外部端子との接続テストを行う際、ＴＡＰコントロ
ーラのステートを＜Ｓｈｉｆｔ−ＤＲ＞に遷移させ、図
５（ａ）に示すように、すべてのＢＳＣ、図ではＢＳＣ
１〜ＢＳＣ５に“０”をシリアル入力し、次にＴＡＰコ
ントローラのステートを＜Ｕｐｄａｔｅ−ＤＲ＞に遷移
させ、そのデータをパラレル出力することにより、すべ
ての出力端子ＯＵＴ１〜ＯＵＴ５を“０”の状態にす
る。
ダリ・スキャン回路において、ＢＳＣのパラレル出力端
子と外部端子との接続テストを行う際、ＴＡＰコントロ
ーラのステートを＜Ｓｈｉｆｔ−ＤＲ＞に遷移させ、図
５（ａ）に示すように、すべてのＢＳＣ、図ではＢＳＣ
１〜ＢＳＣ５に“０”をシリアル入力し、次にＴＡＰコ
ントローラのステートを＜Ｕｐｄａｔｅ−ＤＲ＞に遷移
させ、そのデータをパラレル出力することにより、すべ
ての出力端子ＯＵＴ１〜ＯＵＴ５を“０”の状態にす
る。
【０００８】次に、図５（ｂ）に示すような状態にする
ために、ＴＡＰコントローラのステートを＜Ｓｈｉｆｔ
−ＤＲ＞に遷移させ、ＢＳＣ１に“１”、他のＢＳＣに
は“０”をシフト入力し、次にＴＡＰコントローラのス
テートを＜Ｕｐｄａｔｅ−ＤＲ＞に遷移させ、出力端子
ＯＵＴ１から“１”、他の出力端子ＯＵＴ２〜ＯＵＴ５
から“０”がパラレル出力されることを確認する。
ために、ＴＡＰコントローラのステートを＜Ｓｈｉｆｔ
−ＤＲ＞に遷移させ、ＢＳＣ１に“１”、他のＢＳＣに
は“０”をシフト入力し、次にＴＡＰコントローラのス
テートを＜Ｕｐｄａｔｅ−ＤＲ＞に遷移させ、出力端子
ＯＵＴ１から“１”、他の出力端子ＯＵＴ２〜ＯＵＴ５
から“０”がパラレル出力されることを確認する。
【０００９】次に、図５（ｃ）に示すような状態にする
ために、ＴＡＰコントローラのステートをまた＜Ｓｈｉ
ｆｔ−ＤＲ＞に遷移させ、ＢＳＣ２に“１”、他のＢＳ
Ｃには“０”をシリアル入力し、次にＴＡＰコントロー
ラのステートを＜Ｕｐｄａｔｅ−ＤＲ＞に遷移させ、出
力端子ＯＵＴ２から“１”、他の出力端子ＯＵＴ１、Ｏ
ＵＴ３〜ＯＵＴ５から“０”がパラレル出力されること
を確認することにより、どのセル、すなわち何番目のセ
ルとどの外部端子とが接続されているかがテストでき
る。
ために、ＴＡＰコントローラのステートをまた＜Ｓｈｉ
ｆｔ−ＤＲ＞に遷移させ、ＢＳＣ２に“１”、他のＢＳ
Ｃには“０”をシリアル入力し、次にＴＡＰコントロー
ラのステートを＜Ｕｐｄａｔｅ−ＤＲ＞に遷移させ、出
力端子ＯＵＴ２から“１”、他の出力端子ＯＵＴ１、Ｏ
ＵＴ３〜ＯＵＴ５から“０”がパラレル出力されること
を確認することにより、どのセル、すなわち何番目のセ
ルとどの外部端子とが接続されているかがテストでき
る。
【００１０】このように一つのピンの接続テストを行う
毎に、ＴＡＰコントローラのステートを、図６に示すフ
ローのような遷移を繰り返さなくてはならない。
毎に、ＴＡＰコントローラのステートを、図６に示すフ
ローのような遷移を繰り返さなくてはならない。
【００１１】したがって、接続テストを必要とするピン
が増えるほど、ＴＡＰコントローラのステートの遷移回
数が増大し、これによりテストパターンが長くなり、テ
スト時間が増大する、という問題が生じる。
が増えるほど、ＴＡＰコントローラのステートの遷移回
数が増大し、これによりテストパターンが長くなり、テ
スト時間が増大する、という問題が生じる。
【００１２】その理由は、以下の通りである。すなわ
ち、Ｆ１にシリアル入力されたデータをＦ２にアップデ
ートするためのクロックＵＰＣＬＫは、ＴＡＰコントロ
ーラのステートが＜Ｕｐｄａｔｅ−ＤＲ＞のときに生成
される。
ち、Ｆ１にシリアル入力されたデータをＦ２にアップデ
ートするためのクロックＵＰＣＬＫは、ＴＡＰコントロ
ーラのステートが＜Ｕｐｄａｔｅ−ＤＲ＞のときに生成
される。
【００１３】このため、シリアル入力されたデータをパ
ラレル出力させるためには、ＴＡＰコントローラのステ
ートにおいて、＜Ｓｈｉｆｔ−ＤＲ＞→＜Ｕｐｄａｔｅ
−ＤＲ＞→＜Ｓｈｉｆｔ−ＤＲ＞→＜Ｕｐｄａｔｅ−Ｄ
Ｒ＞という遷移を繰り返さなくてはならない。
ラレル出力させるためには、ＴＡＰコントローラのステ
ートにおいて、＜Ｓｈｉｆｔ−ＤＲ＞→＜Ｕｐｄａｔｅ
−ＤＲ＞→＜Ｓｈｉｆｔ−ＤＲ＞→＜Ｕｐｄａｔｅ−Ｄ
Ｒ＞という遷移を繰り返さなくてはならない。
【００１４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、バウンダリ・ス
キャン回路において、テスト時間を短縮させる、バウン
ダリ・スキャン回路を提供することにある。
てなされたものであって、その目的は、バウンダリ・ス
キャン回路において、テスト時間を短縮させる、バウン
ダリ・スキャン回路を提供することにある。
【００１５】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、バウンダリ・スキャン回路において、シ
リアル入力用クロックによりパラレル出力用クロックを
生成することにより、ＴＡＰコントローラのステートを
遷移させることなしに、シリアルスキャンとパラレル出
力を交互に連続して行えるようにしたことを特徴とす
る。
に、本発明は、バウンダリ・スキャン回路において、シ
リアル入力用クロックによりパラレル出力用クロックを
生成することにより、ＴＡＰコントローラのステートを
遷移させることなしに、シリアルスキャンとパラレル出
力を交互に連続して行えるようにしたことを特徴とす
る。
【００１６】本発明は、バウンダリ・スキャン・セルに
おいて、シリアル入力用クロック（ＳＣＬＫ）から所定
時間遅延させてアップデート用クロック（ＵＰＣＬＫ
２）を生成し、シリアル入力端子（ＳＩ）からシフトレ
ジスタを構成する第１のフリップフロップ（Ｆ１）にク
ロック（ＳＣＬＫ）によってシリアル入力されたデータ
を、アップデートクロック（ＵＰＣＬＫ２）により第２
のフリップフロップ（Ｆ２）にアップデートすることに
より、第１のフリップフロップ（Ｆ１）にシリアル入力
されたデータが連続的に出力端子（ＰＯ）からパラレル
出力される。
おいて、シリアル入力用クロック（ＳＣＬＫ）から所定
時間遅延させてアップデート用クロック（ＵＰＣＬＫ
２）を生成し、シリアル入力端子（ＳＩ）からシフトレ
ジスタを構成する第１のフリップフロップ（Ｆ１）にク
ロック（ＳＣＬＫ）によってシリアル入力されたデータ
を、アップデートクロック（ＵＰＣＬＫ２）により第２
のフリップフロップ（Ｆ２）にアップデートすることに
より、第１のフリップフロップ（Ｆ１）にシリアル入力
されたデータが連続的に出力端子（ＰＯ）からパラレル
出力される。
【００１７】［発明の概要］本発明においては、ＴＡＰ
コントローラのステートが＜Ｓｈｉｆｔ−ＤＲ＞のとき
にデータのアップデートに必要となるクロックをシリア
ル入力用クロックから生成させることのできるテスト・
モードをもつＢＳＣを用いる。ＴＡＰコントローラのス
テートが＜Ｓｈｉｆｔ−ＤＲ＞のままで、シリアル入力
されたデータをパラレル出力することが可能となり、Ｔ
ＡＰコントローラのステートを遷移させること無しに、
シリアル入力されたデータを連続的、すなわち次のデー
タがシリアル入力される前に、そのデータをパラレル出
力させることが可能となる。
コントローラのステートが＜Ｓｈｉｆｔ−ＤＲ＞のとき
にデータのアップデートに必要となるクロックをシリア
ル入力用クロックから生成させることのできるテスト・
モードをもつＢＳＣを用いる。ＴＡＰコントローラのス
テートが＜Ｓｈｉｆｔ−ＤＲ＞のままで、シリアル入力
されたデータをパラレル出力することが可能となり、Ｔ
ＡＰコントローラのステートを遷移させること無しに、
シリアル入力されたデータを連続的、すなわち次のデー
タがシリアル入力される前に、そのデータをパラレル出
力させることが可能となる。
【００１８】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。図１は、本発明の実施の形態の構成を示す
ブロック図である。
に説明する。図１は、本発明の実施の形態の構成を示す
ブロック図である。
【００１９】図１を参照すると、本発明の実施の形態に
おいては、シリアル入力用クロックＳＣＬＫを入力する
遅延回路Ｄ１と、遅延回路Ｄ１の出力またはＵＰＣＬＫ
をＵＰＣＬＫ２としてＦ２に出力するモード変換回路Ｃ
１が、図３に示した従来の回路に追加されている。ＵＰ
ＣＬＫ２は、モード変換回路Ｃ１に入力される、遅延回
路Ｄ１によってシリアル入力用クロックＳＣＬＫに対
し、ある程度遅延を持ったクロックと、従来のアップデ
ート用クロックＵＰＣＬＫからモード切換によって選択
できるようにし、シリアル入力用クロックＳＣＬＫから
アップデート用クロックＵＰＣＬＫ２を生成することが
できるようなテスト・モードを持たせる。
おいては、シリアル入力用クロックＳＣＬＫを入力する
遅延回路Ｄ１と、遅延回路Ｄ１の出力またはＵＰＣＬＫ
をＵＰＣＬＫ２としてＦ２に出力するモード変換回路Ｃ
１が、図３に示した従来の回路に追加されている。ＵＰ
ＣＬＫ２は、モード変換回路Ｃ１に入力される、遅延回
路Ｄ１によってシリアル入力用クロックＳＣＬＫに対
し、ある程度遅延を持ったクロックと、従来のアップデ
ート用クロックＵＰＣＬＫからモード切換によって選択
できるようにし、シリアル入力用クロックＳＣＬＫから
アップデート用クロックＵＰＣＬＫ２を生成することが
できるようなテスト・モードを持たせる。
【００２０】テスト・モードに設定することにより、Ｔ
ＡＰコントローラのステートが＜Ｓｈｉｆｔ−ＤＲ＞の
ときに生成されるＳＣＬＫによって、ＳＣＬＫに対しあ
る程度遅延を持ったＵＰＣＬＫ２が生成される。
ＡＰコントローラのステートが＜Ｓｈｉｆｔ−ＤＲ＞の
ときに生成されるＳＣＬＫによって、ＳＣＬＫに対しあ
る程度遅延を持ったＵＰＣＬＫ２が生成される。
【００２１】このように、本発明の実施の形態において
は、従来のＴＡＰコントローラでは、ステートが＜Ｓｈ
ｉｆｔ−ＤＲ＞のときには生成されなかったアップデー
ト用クロックＵＰＣＬＫ２を作り出すことにより、ＴＡ
Ｐコントローラのステートが＜Ｓｈｉｆｔ−ＤＲ＞のま
までも、Ｆ１にシリアル入力されたデータを、連続的
に、すなわち次のデータがシリアル入力される前にＵＰ
ＣＬＫ２によってＦ２にアップデートされ、そのデータ
がＰＯからパラレル出力される。
は、従来のＴＡＰコントローラでは、ステートが＜Ｓｈ
ｉｆｔ−ＤＲ＞のときには生成されなかったアップデー
ト用クロックＵＰＣＬＫ２を作り出すことにより、ＴＡ
Ｐコントローラのステートが＜Ｓｈｉｆｔ−ＤＲ＞のま
までも、Ｆ１にシリアル入力されたデータを、連続的
に、すなわち次のデータがシリアル入力される前にＵＰ
ＣＬＫ２によってＦ２にアップデートされ、そのデータ
がＰＯからパラレル出力される。
【００２２】したがって、ＴＡＰコントローラのステー
トを＜Ｓｈｉｆｔ−ＤＲ＞から＜Ｕｐｄａｔｅ−ＤＲ＞
へ遷移させることなしにＦ１にシリアル入力されたデー
タを、ＰＯからパラレル出力することが可能となる。
トを＜Ｓｈｉｆｔ−ＤＲ＞から＜Ｕｐｄａｔｅ−ＤＲ＞
へ遷移させることなしにＦ１にシリアル入力されたデー
タを、ＰＯからパラレル出力することが可能となる。
【００２３】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。図２は、本発明の一実施例の構成を示す図
である。図２に示すように、本発明の一実施例において
は、ＳＣＬＫによりインバータＩＮＶ１とマルチプレク
サＭ３を介してＵＰＣＬＫ２を生成する。これにより、
ＵＰＣＬＫ２はＳＣＬＫに対し、半クロック位相のずれ
たクロックとなる。
細に説明すべく、本発明の実施例を図面を参照して以下
に説明する。図２は、本発明の一実施例の構成を示す図
である。図２に示すように、本発明の一実施例において
は、ＳＣＬＫによりインバータＩＮＶ１とマルチプレク
サＭ３を介してＵＰＣＬＫ２を生成する。これにより、
ＵＰＣＬＫ２はＳＣＬＫに対し、半クロック位相のずれ
たクロックとなる。
【００２４】よって、クロックＳＣＬＫによりＦ１にシ
リアル入力されたデータを、次のデータがシリアル入力
される前に、クロックＵＰＣＬＫ２によりＦ２にアップ
デートでき、連続的にパラレル出力することが可能とな
る。
リアル入力されたデータを、次のデータがシリアル入力
される前に、クロックＵＰＣＬＫ２によりＦ２にアップ
デートでき、連続的にパラレル出力することが可能とな
る。
【００２５】マルチプレクサＭ３は、従来モードと、本
実施例のモードとの切り替えを行う。モード切換信号Ｔ
は、インストラクション・レジスタを１ビット増やし、
この１ビット値で制御する。
実施例のモードとの切り替えを行う。モード切換信号Ｔ
は、インストラクション・レジスタを１ビット増やし、
この１ビット値で制御する。
【００２６】これにより、従来モード、すなわち上記Ｉ
ＥＥＥ（米国電気電子技術者協会）に準拠した動作も保
つことができる。
ＥＥＥ（米国電気電子技術者協会）に準拠した動作も保
つことができる。
【００２７】本実施例の動作について説明する。本実施
例のＢＳＣを用いたバウンダリ・スキャン回路におい
て、パラレル出力端子と外部端子との接続テストを行う
場合は、モード切換信号Ｔを“１”にし、ＵＰＣＬＫ２
をＳＣＬＫより生成する。
例のＢＳＣを用いたバウンダリ・スキャン回路におい
て、パラレル出力端子と外部端子との接続テストを行う
場合は、モード切換信号Ｔを“１”にし、ＵＰＣＬＫ２
をＳＣＬＫより生成する。
【００２８】次に、ＴＡＰコントローラのステートを＜
Ｓｈｉｆｔ−ＤＲ＞にし、“０”、…、“０”をシリア
ル入力し、図５（ａ）のようにすべての出力端子を
“０”としたあと、“１”、“０”、“０”、…、
“０”をシリアル入力すれば、“１”がシリアル入力さ
れたＢＳＣのパラレル出力端子に接続された外部端子か
ら“１”が出力される。
Ｓｈｉｆｔ−ＤＲ＞にし、“０”、…、“０”をシリア
ル入力し、図５（ａ）のようにすべての出力端子を
“０”としたあと、“１”、“０”、“０”、…、
“０”をシリアル入力すれば、“１”がシリアル入力さ
れたＢＳＣのパラレル出力端子に接続された外部端子か
ら“１”が出力される。
【００２９】これにより、どのＢＳＣ、すなわち何番目
のＢＳＣとどの外部端子が接続されているかのテストが
容易化される。
のＢＳＣとどの外部端子が接続されているかのテストが
容易化される。
【００３０】
【発明の効果】以上説明したように、本発明によれば、
ＴＡＰコントローラのステートの遷移回路を減らすこと
ができ、テスト・パターン長を短縮し、このためテスト
時間を短縮する、という効果を奏する。
ＴＡＰコントローラのステートの遷移回路を減らすこと
ができ、テスト・パターン長を短縮し、このためテスト
時間を短縮する、という効果を奏する。
【００３１】その理由は、ＴＡＰコントローラのステー
トが＜Ｓｈｉｆｔ−ＤＲ＞のときにシリアル入力用クロ
ックとパラレル出力用クロックを共に生成させることに
より、ＴＡＰコントローラのステートを＜Ｓｈｉｆｔ−
ＤＲ＞から遷移させることなしに、シリアル入力された
データをパラレル出力することを可能としたことによ
る。
トが＜Ｓｈｉｆｔ−ＤＲ＞のときにシリアル入力用クロ
ックとパラレル出力用クロックを共に生成させることに
より、ＴＡＰコントローラのステートを＜Ｓｈｉｆｔ−
ＤＲ＞から遷移させることなしに、シリアル入力された
データをパラレル出力することを可能としたことによ
る。
【図１】本発明の実施の形態の構成を示すブロック図で
ある。
ある。
【図２】本発明の一実施例の回路構成を示す図である。
【図３】従来のバウンダリ・スキャン・セルの回路構成
を示す図である。
を示す図である。
【図４】バウンダリ・スキャン回路の概略構成を示すブ
ロック図である。
ロック図である。
【図５】バウンダリ・スキャン回路へのデータ列のシリ
アルスキャン及びパラレル出力動作を示す説明図であ
る。
アルスキャン及びパラレル出力動作を示す説明図であ
る。
【図６】ＴＡＰコントローラの１６ステートを示すステ
ート図である。
ート図である。
Ｃ１ モード変換回路 Ｄ１ 遅延回路 Ｆ１、Ｆ２ フリップ・フロップ ＩＮＶ１ インバータ Ｍ１、Ｍ２、Ｍ３ マルチプレクサ ＯＵＴ１、ＯＵＴ２、ＯＵＴ３、ＯＵＴ４、ＯＵＴ５
外部端子 ＰＩ パラレル入力端子 ＰＯ パラレル出力端子 Ｓ、Ｍ、Ｔ モードセレクト信号 ＳＩ シリアル入力端子 ＳＯ シリアル出力端子
外部端子 ＰＩ パラレル入力端子 ＰＯ パラレル出力端子 Ｓ、Ｍ、Ｔ モードセレクト信号 ＳＩ シリアル入力端子 ＳＯ シリアル出力端子
Claims (3)
- 【請求項１】バウンダリ・スキャン回路において、シリ
アル入力用クロックによりパラレル出力用クロックを生
成することにより、ＴＡＰ（テストアクセスポート）コ
ントローラのステートを遷移させることなしに、シリア
ルスキャンとパラレル出力を交互に連続して行えるよう
にしたことを特徴とするバウンダリ・スキャン回路。 - 【請求項２】シリアル入力用クロックによりシリアル入
力を入力しシリアル出力を出力しシフトレジスタを構成
する第１のフリップフロップと、アップデートクロック
により該第１のフリップフロップの出力をラッチしてパ
ラレル出力端子に出力する第２のフリップフロップと、
を備えたバウンダリスキャンセル回路において、 前記シリアル入力用クロックを所定時間遅延した信号を
アップデートクロックとして、前記第２のフリップフロ
ップが前記第１のフリップフロップの出力をラッチして
前記パラレル出力端子に出力し、ＴＡＰ（テストアクセ
スポート）コントローラのステートを遷移させることな
しに、シリアルスキャンとパラレル出力を交互に連続し
て行えるようにしたことを特徴とするバウンダリ・スキ
ャン回路。 - 【請求項３】前記シリアル入力用クロックを所定時間遅
延した信号と、前記ＴＡＰコントローラの状態を＜Ｕｐ
ｄａｔａ−ＤＲ＞（アップデート・データレジスタ）に
遷移させて発生させるアップデート用クロックとをモー
ド切換信号によって切換出力する選択手段を備え、前記
選択手段の出力を前記第２のフリップフロップのクロッ
ク入力とすることを特徴とする請求項２記載のバウンダ
リ・スキャン回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9187767A JP2967765B2 (ja) | 1997-06-27 | 1997-06-27 | バウンダリ・スキャン回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9187767A JP2967765B2 (ja) | 1997-06-27 | 1997-06-27 | バウンダリ・スキャン回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1123670A JPH1123670A (ja) | 1999-01-29 |
| JP2967765B2 true JP2967765B2 (ja) | 1999-10-25 |
Family
ID=16211862
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9187767A Expired - Fee Related JP2967765B2 (ja) | 1997-06-27 | 1997-06-27 | バウンダリ・スキャン回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2967765B2 (ja) |
-
1997
- 1997-06-27 JP JP9187767A patent/JP2967765B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1123670A (ja) | 1999-01-29 |
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