WO2007100054A1 - 半導体集積回路 - Google Patents

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Kazuteru Nanba
Hideo Ito
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    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/317—Testing of digital circuits
    • G01R31/31724—Test controller, e.g. BIST state machine
    • G—PHYSICS
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    • G11C2029/5602—Interface to device under test

Definitions

  • the present invention relates to a semiconductor integrated circuit, and in particular, an operation inspection before shipment (hereinafter referred to as “test”).
  • a test before shipment of a semiconductor integrated circuit is indispensable.
  • this type of test is realized by incorporating a test circuit in a semiconductor integrated circuit in advance in addition to a circuit for normal operation.
  • test circuit incorporated in the semiconductor integrated circuit in advance
  • a scan circuit has a configuration in which flip-flops in a circuit to be tested (hereinafter referred to as “test target circuit”) are connected in a daisy chain. This is done by inputting to the test target circuit of the circuit, operating the test target circuit, and extracting and analyzing this result with an external device (hereinafter referred to as “test device”).
  • test device an external device
  • Non-Patent Document 1 below relates to the so-called two-pattern test related to the above.
  • Non-patent document 1 Bulent I. Dervisouglu et al., 'Design for testability: using sea npath techniques for path— delay test and measurement ", Proceedings of International of International Test Conference, October 1991, 3 65 ⁇ 374 pages
  • an object of the present invention is to use a low-speed test apparatus.
  • the objective is to provide a semiconductor integrated circuit that can perform high-speed two-pattern tests.
  • a semiconductor integrated circuit as one means for solving the above problems includes a transition position indicating circuit, an exclusive OR gate connected to an output of the transition position indicating circuit, and the exclusive OR gate.
  • a multiplexer connected to the output; and a test target circuit connected to the output of the multiplexer.
  • the exclusive OR gate is also connected to the output of the test target circuit.
  • the multiplexer can be connected to the output of a test apparatus outside the semiconductor integrated circuit.
  • the transition position indicating circuit includes, but is not limited to, a register, a counter, and a comparator that compares the output of the register and the output of the counter. It is also a desirable aspect that it is configured.
  • a semiconductor integrated circuit includes a test pattern expansion circuit, a transition position information expansion circuit, and a transition position indication circuit connected to an output of the transition position information expansion circuit
  • An exclusive logical OR gate connected to the output of the transition position indicating circuit, a multiplexer connected to the output of the exclusive OR gate and the output of the test pattern expansion circuit, and connected to the output of the multiplexer A circuit to be tested, and the exclusive OR gate is also connected to the output of the circuit to be tested.
  • the output of the circuit to be tested is not limited. It is also desirable and preferred to have a test response compression circuit connected to the.
  • the transition position indicating circuit may preferably include a register, a counter, and a comparator that compares the output of the register and the output of the counter. It is an aspect.
  • the present invention can provide a semiconductor integrated circuit capable of performing a high-speed two-pattern test even when a low-speed test apparatus is used.
  • FIG. 1 is a functional block diagram of the semiconductor integrated circuit according to the present embodiment.
  • the semiconductor integrated circuit 1 includes a transition position indicating circuit 2, an exclusive OR gate 3 connected to the output of the transition position indicating circuit 2, and the exclusive OR gate 3.
  • a multiplexer 4 connected to the output and a test target circuit 5 connected to the output of the multiplexer 4 are provided.
  • the output of the test target circuit 5 is also connected to the exclusive OR gate 3.
  • the test target circuit 5 can be connected to an external test circuit 6, and the output of the test circuit 5 is connected to the external test circuit 6.
  • the transition position indicating circuit 2 is connectable to an external test apparatus 6 and creates and outputs difference information based on transition position information from the external test apparatus 6.
  • the configuration of the transition position indicating circuit 2 is not particularly limited as long as it performs the above function.
  • a register 21 connected to the output of the external test device 6, a counter 22, And a comparator 23 connected to the output of the register 21 and the output of the counter 22.
  • the exclusive OR gate 3 is connected to the output of the comparator 23.
  • the register 21 stores transition position information and outputs it to the comparator 23.
  • the counter 22 counts the number of bits and outputs the result to the comparator 23. Furthermore, the comparator 23 Based on the output of the register 21 and the counter 22, a comparison process is performed and output as difference information.
  • the exclusive OR gate 3 is connected to the output of the transition position indicating circuit 2 and the test target circuit 5, and the second pattern test is performed based on the outputs from the test target circuit 5 and the transition position indicating circuit 2. Create and output a pattern. More specifically, a second test pattern is created and output to the multiplexer 4 based on the difference information output by the transition position indicating circuit and the test response (first test pattern) output by the circuit under test. To do.
  • the multiplexer 4 selects either the output of the external test apparatus 6 or the output of the exclusive OR gate 3, and outputs it to the circuit 5 to be tested. Make a selection according to More specifically, the multiplexer 4 selects between the test pattern from the test apparatus and the second test pattern output from the exclusive OR gate 3.
  • the test target circuit 5 is a circuit that is a test target of whether or not it has sufficient function as a semiconductor integrated circuit, and includes a plurality of flip-flops connected in series. 51a, 51b, and 51c are configured in number (of course, the number of flip-flops in the test target circuit 5 is different depending on the semiconductor integrated circuit and is not limited).
  • the test target circuit has a built-in test circuit for performing a two-pattern test, for example, a flip-flop connected in a daisy chain as shown in FIG. Input from SCAN INI and test response is output from SCAN OU T1).
  • various circuits for performing the two-pattern test can be used, and it goes without saying that the circuit is not limited to this.
  • the test apparatus 6 can be connected to the semiconductor integrated circuit 1. More specifically, it can be connected to the multiplexer 4, the transition position indicating circuit 2 and the test target circuit 5 in the semiconductor integrated circuit 1.
  • the multiplexer 4 has the first test pattern and the transition position indicating circuit 2 has the test pattern.
  • the transition position information is output, and a test response is received from the circuit under test 5.
  • the test apparatus 8 is not particularly limited, and even a low-speed test apparatus 8 can perform a high-speed test.
  • the test apparatus 6 is connected to the semiconductor integrated circuit 1. After connection, the test device 6 is started, the first pattern test pattern is output to the multiplexer 4, and the first pattern test pattern and the second pattern are output to the register 21 of the transition position indicating circuit 2. Outputs position information (transition position information) that is different from the test pattern.
  • the counter 22 counts the number of bits, and the comparator 23 compares the number of bits counted by the counter 22 with the transition position information stored in the register 21 so as to match. In this case, “1” is output.
  • the exclusive logic circuit 3 inverts and outputs the first test pattern.
  • the first test pattern matches the output from the circuit under test 5. That is, the exclusive OR gate 3 outputs the second test pattern based on the difference information and the first test pattern.
  • This second test pattern is input to the circuit under test via the multiplexer 4.
  • the multiplexer 4 first selects the first test pattern and inputs it to the test target circuit 5. After all the first test patterns are input, the second test pattern is selected and tested. Input to target circuit 5.
  • the semiconductor integrated circuit according to the present embodiment uses the test pattern data of the first pattern and the second test pattern based on the information about the difference. Since it can be created, the amount of test pattern data to be output can be reduced, and even when a low-speed test device is used, a high-speed two-pattern test can be performed.
  • the present embodiment has substantially the same configuration as that of the first embodiment, but a test pattern expansion circuit 7 is provided between the external test device 6 and the multiplexer 4, and the external test device 6 and the transition position instruction circuit 2 are provided.
  • the transition position information decompression circuit 8 is mainly provided between the output of the test target circuit 5 and the test response compression circuit 9 between the test apparatus 6 and the test apparatus 6.
  • Figure 4 shows this embodiment. 2 is a functional block diagram of the semiconductor integrated circuit according to FIG.
  • the external test apparatus 6 outputs the first pattern compressed test pattern to the test pattern expansion circuit in the semiconductor integrated circuit 1.
  • the test pattern expansion circuit 7 expands this compressed test pattern and outputs it to the multiplexer 4.
  • the test device 6 outputs the compressed transition position information to the transition position information decompression circuit, and the transition position information decompression circuit 8 decompresses the compressed transition position information 8 to the transition position instruction circuit 2. Output.
  • the semiconductor integrated circuit according to the present embodiment can perform a higher-speed two-pattern test even when a low-speed test apparatus is used.
  • a test response compression circuit for compressing the output of the test response is also provided, so that the test apparatus can perform higher speed processing.
  • the test response compression circuit 7 should have power in terms of test analysis speed, but may be omitted if the test results can be evaluated inside the semiconductor integrated circuit. It is possible.
  • the semiconductor integrated circuit according to the present embodiment can perform the second test pattern based on the first test pattern data and the difference data in the so-called two-pattern test. Therefore, even when using a low-speed test device, it is possible to perform two-pattern tests at a higher speed.
  • FIG. 1 is a functional block diagram of a semiconductor integrated circuit according to a first embodiment.
  • FIG. 2 is a functional block diagram of a transition position indicating circuit according to the first embodiment.
  • FIG. 3 is a diagram illustrating an example of a test target circuit according to the first embodiment.
  • FIG. 4 is a diagram showing an example of application of the semiconductor integrated circuit according to the second embodiment.

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Abstract

低速なテスト装置を用いた場合であっても高速な２パターンテストが実施可能な半導体集積回路を提供する。遷移位置指示回路と、遷移位置指示回路の出力に接続される排他的論理和ゲートと、排他的論理和ゲートの出力に接続されるマルチプレクサと、マルチプレクサの出力に接続されるテスト対象回路と、を有し、排他的論理和ゲートは、テスト対象回路の出力にも接続されている半導体集積回路とする。

Description

明 細 書
半導体集積回路
技術分野
[0001] 本発明は、半導体集積回路に関し、特に、出荷前の動作検査 (以下「テスト」という
。）に好適な技術に関する。
背景技術
[0002] 半導体集積回路の出荷前のテストは欠かすことのできないものである。一般的にこ の種のテストは、通常の動作のための回路のほか、テスト用の回路を予め半導体集 積回路に組み込んでおくことにより実現される。
[0003] この予め半導体集積回路に組み込まれるテスト用の回路の例としては、例えばスキ ヤン回路が挙げられる。スキャン回路とは、例えば、テストの対象となる回路 (以下「テ スト対象回路」という。 )内のフリップフロップを数珠繋ぎにした構成となっており、この テストは、外部装置力もテストパターンを半導体集積回路のテスト対象回路に入力し 、テスト対象回路を動作させ、外部装置 (以下「テスト装置」という。）でこの結果を取り 出し解析することで行われる。なお上記に関連するいわゆる 2パターンテストに関する ものとして、例えば下記非特許文献 1がある。
[0004」 非特 s午文献 1 : Bulent I. Dervisougluら、 'Design for testability： using sea npath techniques for path— delay test and measurement"、 Proceedin gs of International of International Test Conference、 1991年 10月、 3 65頁〜 374頁
発明の開示
発明が解決しょうとする課題
[0005] し力しながら、テストパターンを入力するためのテスト装置は非常に効果であり、頻 繁に買い替えることはできず、現場では低速なテスト装置を使用せざるを得ない場合 も多い。このような場合、短時間で多くのデータを半導体集積回路に入力することは できず、テストを十分正確に行うことができな 、と 、つた課題がある。
[0006] そこで、本発明の目的は、上記課題を鑑み、低速なテスト装置を用いた場合であつ ても高速な 2パターンテストが実施可能な半導体集積回路を提供することを目的とす る。
課題を解決するための手段
[0007] 上記課題に鑑み本発明者らが鋭意検討を行ったところ、いわゆる 2パターンテスト を実施する場合、まず 1パターン目のテストパターンを与え、続ヽて 2パターン目のテ ストパターンを与えるが、多くの 2パターンテストにおいて、 2パターン目のテストパタ ーンはほぼ一致し（90%程度）、重複するデータを 2度送るという事態も生じているこ と、これが低速なテスト装置を用いる場合特に大きな負担、大きな時間のロスとなって いることに着目し、更にこの課題を効率的に解決すべく検討を行ったところ、本発明 を完成するに至った。
[0008] 即ち、上記課題を解決する一手段としての半導体集積回路は、遷移位置指示回路 と、前記遷移位置指示回路の出力に接続される排他的論理和ゲートと、前記排他的 論理和ゲートの出力に接続されるマルチプレクサと、前記マルチプレクサの出力に接 続されるテスト対象回路と、を有し、前記排他的論理和ゲートは、前記テスト対象回 路の出力にも接続されて 、る。
[0009] また、この手段において、限定されるわけではないが、マルチプレクサは、半導体 集積回路外部のテスト装置の出力に接続可能であることも望ましい態様である。
[0010] また、この手段において、限定されるわけではないが、前記遷移位置指示回路は、 レジスタと、カウンタと、前記レジスタの出力と前記カウンタの出力を比較する比較器 と、を有して構成されていることも望ましい態様である。
[0011] また、上記課題を解決する他の一手段に係る半導体集積回路は、テストパターン 伸長回路と、遷移位置情報伸長回路と、前記遷移位置情報伸長回路の出力に接続 された遷移位置指示回路と、前記遷移位置指示回路の出力に接続される排他的論 理和ゲートと、前記排他的論理和ゲートの出力と前記テストパターン伸長回路の出力 に接続されたマルチプレクサと、前記マルチプレクサの出力に接続されるテスト対象 回路と、を有し、前記排他的論理和ゲートは、前記テスト対象回路の出力にも接続さ れている。
[0012] また、上記手段において、限定されるわけではないが、前記テスト対象回路の出力 に接続されたテスト応答圧縮回路、を有することも望まし 、態様である。
[0013] また、上記手段において、前記遷移位置指示回路は、レジスタと、カウンタと、前記 レジスタの出力と前記カウンタの出力を比較する比較器と、を有して構成されて ヽるこ とも望ましい態様である。
発明の効果
[0014] 以上、本発明により低速なテスト装置を用いた場合であっても高速な 2パターンテス トが実施可能な半導体集積回路を提供することができる。
発明を実施するための最良の形態
[0015] 以下、本発明の実施形態について図面を用いて説明する。但し、本発明は多くの 異なる形態による実施が可能であり、以下に示す実施形態にのみ限定されるわけで はない。
[0016] (実施形態 1)
図 1は、本実施形態に係る半導体集積回路の機能ブロック図である。図 1に示すと おり、本半導体集積回路 1は、遷移位置指示回路 2と、この遷移位置指示回路 2の出 力に接続される排他的論理和ゲート 3と、この排他的論理和ゲート 3の出力に接続さ れるマルチプレクサ 4と、このマルチプレクサ 4の出力に接続されるテスト対象回路 5と 、を有しており、テスト対象回路 5の出力は排他的論理和ゲート 3にも接続されている 。また、テスト対象回路 5は、外部のテスト回路 6に接続可能であって、テスト回路 5の 出力は、外部のテスト回路 6に接続されている。
[0017] 遷移位置指示回路 2は、外部のテスト装置 6と接続可能であって、外部のテスト装 置 6からの遷移位置情報に基づき差分情報を作成、出力するものである。遷移位置 指示回路 2の構成は、上記機能を奏する限りにおいて特段限定されるわけではない 力 例えば図 2で示すように、外部のテスト装置 6の出力に接続されるレジスタ 21と、 カウンタ 22と、レジスタ 21の出力とカウンタ 22の出力に接続される比較器 23と、を有 して構成されている。なお、この場合において排他的論理和ゲート 3は、比較器 23の 出力に接続されている。
[0018] レジスタ 21は、遷移位置情報を記憶し、比較器 23にこれを出力する。また、カウン タ 22は、ビット数をカウントし、この結果を比較器 23に出力する。更に、比較器 23は、 レジスタ 21及びカウンタ 22の出力に基づき、比較処理を行い、差分情報として出力 する。
[0019] 排他的論理和ゲート 3は、遷移位置指示回路 2と、テスト対象回路 5の出力に接続 されており、テスト対象回路 5と遷移位置指示回路 2からの出力に基づき 2パターン目 のテストパターンを作成し、出力する。より具体的には、遷移位置指示回路が出力す る差分情報と、テスト対象回路が出力するテスト応答（1パターン目のテストパターン） に基づき、 2パターン目のテストパターンを作成しマルチプレクサ 4に出力する。
[0020] マルチプレクサ 4は、外部のテスト装置 6の出力又は排他的論理和ゲート 3の出力 の何れか一方を選択し、テスト対象回路 5へ出力するものであって、出力すべきテスト パターンのパターンに応じて選択を行う。より具体的には、マルチプレクサ 4は、テスト 装置からのテストパターンと、排他的論理和ゲート 3から出力される 2パターン目のテ ストパターンの 、ずれかを選択する。
[0021] テスト対象回路 5は、上記のとおり、半導体集積回路としての機能を十分に奏してい る力否かの動作のテストの対象となる回路であって、直列に接続された複数のフリツ プフロップ 51a、 51b、 51cを数構成されている（もちろん、テスト対象回路 5における フリップフロップの数等は半導体集積回路に応じて異なるものであって、限定されな い。）。また、テスト対象回路には、 2パターンテストを行うためのテスト回路が内蔵され ており、たとえば図 3に示すような数珠繋ぎにされたフリップフロップとなっている（な お図中、伸張テストパターンは SCAN INIより入力され、テスト応答は SCAN OU T1から出力される）。もちろん、 2パターンテストを行うための回路は種々のものが採 用可能であり、これに限定されるものでないことは言うまでもない。
[0022] テスト装置 6は、半導体集積回路 1に接続可能である。より具体的には半導体集積 回路 1におけるマルチプレクサ 4と遷移位置指示回路 2、及びテスト対象回路 5と接続 可能であり、マルチプレクサ 4には 1パターン目のテストパターンを、遷移位置指示回 路 2には遷移位置情報を出力し、テスト対象回路 5からはテスト応答を受け取る。本 実施形態においてテスト装置 8は特段に制限されず、低速なテスト装置 8であっても、 高速なテストを行うことができるようになる。
[0023] 次に、本半導体装置に対するテストの動作について説明する。ここでは 2パターン テストについての説明を行う。
[0024] まず、テストに先立ち、本半導体集積回路 1に対しテスト装置 6を接続する。そして 接続後、テスト装置 6を起動し、マルチプレクサ 4に対しては 1パターン目のテストパタ ーンを出力し、遷移位置指示回路 2のレジスタ 21に対しては 1パターン目のテストパ ターンと 2パターン目のテストパターンとの異なる位置の情報 (遷移位置情報）を出力 する。
[0025] 一方、遷移位置指示回路 2においては、カウンタ 22がビット数を数え、比較器 23は 、カウンタ 22が数えたビット数とレジスタ 21に格納された遷移位置情報とを比較し、 一致する場合、「1」を出力する。
[0026] そして排他的論理回路 3は、遷移位置指示回路が出力した値 (差分情報）が「1」で ある場合、 1パターン目のテストパターンを反転させて出力する。なお、 1パターン目 のテストパターンはテスト対象回路 5からの出力と一致している。即ち、排他的論理和 ゲート 3は、差分情報と 1パターン目のテストパターンに基づいて 2パターン目のテスト パターンを出力することとなる。なおこの 2パターン目のテストパターンは、マルチプレ クサ 4を介してテスト対象回路に入力される。なおマルチプレクサ 4は、まず 1パターン 目のテストパターンを選択してテスト対象回路 5に入力し、全部の 1パターン目のテス トパターンが入力された後、 2パターン目のテストパターンを選択してテスト対象回路 5に入力する。
[0027] 以上の構成により、本実施形態に係る半導体集積回路は、いわゆる 2パターンテス トにおいて、 1パターン目のテストパターンのデータと、その差分に関する情報に基づ き 2パターン目のテストパターンを作成することができるようになるため、出力するテス トパターンのデータ量を削減することができ、低速なテスト装置を用いた場合であって も、高速な 2パターンテストを行うことができる。
[0028] (実施形態 2)
本実施形態は、実施形態 1とほぼ同様の構成であるが、外部のテスト装置 6とマル チプレクサ 4との間にテストパターン伸長回路 7を、外部のテスト装置 6と遷移位置指 示回路 2との間に遷移位置情報伸長回路 8を、テスト対象回路 5の出力とテスト装置 6 との間にテスト応答圧縮回路 9と、を有している点が主に異なる。図 4に、本実施形態 に係る半導体集積回路の機能ブロック図を示す。
[0029] 本実施形態にぉ 、て外部のテスト装置 6は、 1パターン目の圧縮されたテストパター ンを半導体集積回路 1におけるテストパターン伸長回路に出力する。そしてテストパ ターン伸長回路 7はこの圧縮されたテストパターンを伸長し、マルチプレクサ 4に出力 する。また、テスト装置 6は、圧縮された遷移位置情報を遷移位置情報伸長回路に出 力し、遷移位置情報伸長回路 8はこの圧縮された遷移位置情報 8を伸長し、遷移位 置指示回路 2に出力する。これにより、本実施形態に係る半導体集積回路は、低速 なテスト装置を用いた場合であっても、更に高速な 2パターンテストを行うことができる ようになる。なお、本実施形態においては、テスト応答の出力を圧縮するためのテスト 応答圧縮回路も有しており、テスト装置において更に高速な処理が可能となっている 。なお、本テスト応答圧縮回路 7は、テストの解析速度の観点力 設けておくことが望 ましいが、半導体集積回路の内部でテスト結果の評価ができるなどの場合には、省 略することも可能ではある。
[0030] 以上の構成により、本実施形態に係る半導体集積回路は、いわゆる 2パターンテス トにおいて、 1パターン目のテストパターンのデータと、その差分となるデータに基づ き 2パターン目のテストパターンを作成することができるようになるため、低速なテスト 装置を用いた場合であっても、より高速な 2パターンテストを行うことができる。
図面の簡単な説明
[0031] [図 1]実施形態 1に係る半導体集積回路の機能ブロック図である。
[図 2]実施形態 1に係る遷移位置指示回路の機能ブロックを示す図である。
[図 3]実施形態 1に係るテスト対象回路の一例を示す図である。
[図 4]実施形態 2に係る半導体集積回路の応用の一例を示す図である。
符号の説明
[0032] 1…半導体集積回路、 2…遷移位置指示回路、 3…排他的論理和ゲート、 4…マルチ プレクサ、 5…テスト対象回路、 6· · ·テスト装置、 7…テストパターン伸長回路、 8…遷 移位置情報伸長回路、 9…テスト応答圧縮回路、 51a、 51b、 51c…フリップフロップ

Claims

請求の範囲
[1] 遷移位置指示回路と、
前記遷移位置指示回路の出力に接続される排他的論理和ゲートと、
前記排他的論理和ゲートの出力に接続されるマルチプレクサと、
前記マルチプレクサの出力に接続されるテスト対象回路と、を有し、
前記排他的論理和ゲートは、前記テスト対象回路の出力にも接続されている半導 体集積回路。
[2] 前記マルチプレクサは、半導体集積回路外部のテスト装置の出力に接続可能であ る請求項 1記載の半導体集積回路。
[3] 前記遷移位置指示回路は、
レジスタと、
カウンタと、
前記レジスタの出力と前記カウンタの出力を比較する比較器と、を有して構成され ている請求項 1記載の半導体集積回路。
[4] テストパターン伸長回路と、
遷移位置情報伸長回路と、
前記遷移位置情報伸長回路の出力に接続された遷移位置指示回路と、 前記遷移位置指示回路の出力に接続される排他的論理和ゲートと、
前記排他的論理和ゲートの出力と前記テストパターン伸長回路の出力に接続され たマルチプレクサと、
前記マルチプレクサの出力に接続されるテスト対象回路と、を有し、
前記排他的論理和ゲートは、前記テスト対象回路の出力にも接続されている半導 体集積回路。
[5] 前記テスト対象回路の出力に接続されたテスト応答圧縮回路、を有することを特徴 とする請求項 4記載の半導体集積回路。
[6] 前記遷移位置指示回路は、
レジスタと、
カウンタと、 前記レジスタの出力と前記カウンタの出力を比較する比較器と、を有して構成され て 、る請求項 4記載の半導体集積回路。
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Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59211146A (ja) * 1983-05-16 1984-11-29 Fujitsu Ltd スキヤンイン方法
JPH01170873A (ja) * 1987-12-25 1989-07-05 Nec Corp ディジタル回路の試験回路
JPH0365671A (ja) * 1989-08-02 1991-03-20 Nec Corp 半導体集積回路
JPH04289474A (ja) * 1991-03-18 1992-10-14 Fujitsu Ltd 半導体集積回路
JPH05134007A (ja) * 1991-11-13 1993-05-28 Nec Corp 半導体集積論理回路
JPH05333103A (ja) * 1992-05-29 1993-12-17 Nec Corp 半導体集積回路
JPH1183947A (ja) * 1997-09-03 1999-03-26 Mitsubishi Electric Corp Ｄｃテスト用テスト回路およびｄｃテスト用テスト回路を用いたｄｃテスト方法
JP2002311090A (ja) * 2001-04-09 2002-10-23 Mitsubishi Electric Corp 半導体集積回路およびテスト用ボード
JP2004294224A (ja) * 2003-03-26 2004-10-21 Toshiba Corp 集積回路

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59211146A (ja) * 1983-05-16 1984-11-29 Fujitsu Ltd スキヤンイン方法
JPH01170873A (ja) * 1987-12-25 1989-07-05 Nec Corp ディジタル回路の試験回路
JPH0365671A (ja) * 1989-08-02 1991-03-20 Nec Corp 半導体集積回路
JPH04289474A (ja) * 1991-03-18 1992-10-14 Fujitsu Ltd 半導体集積回路
JPH05134007A (ja) * 1991-11-13 1993-05-28 Nec Corp 半導体集積論理回路
JPH05333103A (ja) * 1992-05-29 1993-12-17 Nec Corp 半導体集積回路
JPH1183947A (ja) * 1997-09-03 1999-03-26 Mitsubishi Electric Corp Ｄｃテスト用テスト回路およびｄｃテスト用テスト回路を用いたｄｃテスト方法
JP2002311090A (ja) * 2001-04-09 2002-10-23 Mitsubishi Electric Corp 半導体集積回路およびテスト用ボード
JP2004294224A (ja) * 2003-03-26 2004-10-21 Toshiba Corp 集積回路

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